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一種基于FPGA的多時鐘片上網(wǎng)絡(luò)研究與設(shè)計

  • 在FPGA上設(shè)計一個高性能、靈活的、面積小的通信體系結(jié)構(gòu)是一項巨大的挑戰(zhàn)。大多數(shù)基于FPGA的片上網(wǎng)絡(luò)...
  • 關(guān)鍵字： FPGA  片上網(wǎng)絡(luò)  多時鐘  通信  Virtex  

基于FPGA的RFID讀寫器設(shè)計

  • 摘要：設(shè)計并提出一種高頻射頻識別系統(tǒng)讀寫器設(shè)計的新方案。讀寫器采用MF RC500射頻讀寫芯片，以FPGA作為處理器，符合ISO／IECl4-443標(biāo)準(zhǔn)，工作頻率為13．56MHz，讀寫距離為10cm左右。給出了讀寫器硬件系統(tǒng)的組成和軟
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基于FPGA和SMT387的SAR數(shù)據(jù)采集與存儲系統(tǒng)

  • 為了解決現(xiàn)有的合成孔徑雷達SAR回波信號采集存儲系統(tǒng)不能同時滿足高采樣率、高采樣精度、高存儲速度、大存儲容量、脫機運行的問題。該文提出了一種基于FPGA和DSP的SAR回波信號的采集與存儲系統(tǒng)。該系統(tǒng)采用專用于數(shù)據(jù)硬盤存儲的DSP功能模塊SMT387和ViTrex 4系列的FPGA器件XC4VFxl2設(shè)計。Virtex 4系列FPGA主要控制采集存儲系統(tǒng)的總體時序，采集回波信號的有效部分存入SATA硬盤，SMT387主要運用紐曼-皮爾遜準(zhǔn)則的滑窗檢測算法檢測回波信號的具體位置，并計算出各種位置信息的具體參
  • 關(guān)鍵字： FPGA  387  SMT  SAR    

基于FPGA的信道化接收機

  • 針對寬帶陣列偵收系統(tǒng)，設(shè)計一種基于FPGA的信道化接收機實現(xiàn)方案，并對各模塊具體的實現(xiàn)進行了分析、設(shè)計，特別是基于FPGA的信道化模塊。整個系統(tǒng)具有子信道頻帶窄、利于對信號進行精細(xì)化處理、功耗低、體積小、成本低、操作靈活以及易于擴展等特點。硬件系統(tǒng)測試結(jié)果驗證了系統(tǒng)設(shè)計的有效性和可行性。
  • 關(guān)鍵字： FPGA  信道化接收    

在FPGA中實施4G無線球形檢測器的方案

  • WiMAX對寬帶互聯(lián)網(wǎng)接入如同手機對語音通信一樣意義非凡。它可以取代DSL和有線服務(wù)，為您隨時隨地提供...
  • 關(guān)鍵字： 無線球形檢測器  4G  WiMAX  FPGA  

MCS-51單片機與FPGA

  • 1 單片機與FPGA的接口方式單片機與FPGA的接口方式一般有兩種，即總線方式與獨立方式。MCS-51單片機具有很強的外部總線擴展能力，利用片外三總線結(jié)構(gòu)很容易實現(xiàn)單片機與FPGA的總線接口，而且單片機以總線方式與FPGA進
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基于FPGA的三相函數(shù)信號發(fā)生器設(shè)計

  • 摘要：基于FPGA的三相函數(shù)信號發(fā)生器以DDS為核心，在Altera公司CycloneⅡ系列EP2C8T144C8上實現(xiàn)正弦波、方波、三角波和鋸齒波信號的產(chǎn)生，利用單片機PICl8F4550控制波形的頻率及相位差。同時單片機通過DAC0832控制波
  • 關(guān)鍵字： FPGA  三相  函數(shù)信號發(fā)生器    

基于DSP Builder的回波抵消器設(shè)計與實現(xiàn)

  • 基于DSP Builder的回波抵消器設(shè)計與實現(xiàn),摘要：針對通信中的回波問題，基于自適應(yīng)濾波的LMS算法，設(shè)計了自適應(yīng)回波抵消器。并基于利用FPGA芯片，在DSP Builder平臺上，有效結(jié)合MatLab／Simulink和Quanus II設(shè)計工具，根據(jù)模塊化設(shè)計思想實現(xiàn)了LMS算法自適應(yīng)
  • 關(guān)鍵字： 通信  DSP   回波抵消器  FPGA  

實時嵌入式產(chǎn)品的測試系統(tǒng)設(shè)計

  • 實時嵌入式產(chǎn)品的測試系統(tǒng)設(shè)計,摘要：主要介紹針對高實時性的嵌入式產(chǎn)品而開發(fā)的測試系統(tǒng)的設(shè)計，簡單介紹了被測試系統(tǒng)的特性，從整個測試系統(tǒng)的設(shè)計思想、設(shè)計原理，包括軟件和硬件等方面，給出詳細(xì)的介紹。另外，比較了不同方案設(shè)計的優(yōu)缺點，為
  • 關(guān)鍵字： 嵌入式  測試系統(tǒng)  RTX  FPGA  通信  

基于FPGA的寬帶數(shù)字接收機變帶寬數(shù)字下變頻器

  • 變帶寬數(shù)字下變頻器（VB-DDC）可以對多種帶寬的輸入信號進行處理，因此在雷達、通信、電子偵察等領(lǐng)域有廣泛應(yīng)...
  • 關(guān)鍵字： FPGA  帶寬可變  VB-DDC  StratixII  

基于FPGA的65nm芯片的設(shè)計方案

  • 基于FPGA的65nm芯片的設(shè)計方案,　　隨著工藝技術(shù)向65nm以及更小尺寸的邁進，出現(xiàn)了兩類關(guān)鍵的開發(fā)問題：待機功耗和開發(fā)成本。這兩個問題在每一新的工藝節(jié)點上都非常突出，現(xiàn)在已經(jīng)成為設(shè)計團隊面臨的主要問題。在設(shè)計方法上從專用集成電路(ASIC)和
  • 關(guān)鍵字： 設(shè)計  方案  芯片  65nm  FPGA  基于  

FPGA架構(gòu)的功耗及影響功耗的用戶選擇方案

  • FPGA架構(gòu)的功耗及影響功耗的用戶選擇方案,　　本文將介紹FPGA的功耗、流行的低功耗功能件以及影響功耗的用戶選擇方案，并探討近期的低功耗研究，以洞察高功率效率FPGA的未來趨勢?！　」牡慕M成部分　　FPGA的功耗由兩部分組成：動態(tài)功耗和靜態(tài)功耗。信號給
  • 關(guān)鍵字： 功耗  選擇  方案  用戶  影響  架構(gòu)  FPGA  

基于VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計及FPGA仿真

  • 基于VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計及FPGA仿真,　　針對目前國內(nèi)SDH系統(tǒng)中還沒有一個專門的E1分接復(fù)用芯征，本文介紹一種用高級硬件描述語言VHDL及狀態(tài)轉(zhuǎn)移圖完成該發(fā)接復(fù)用器的設(shè)計的新型設(shè)計方法及其FPGA實現(xiàn)。并給出了用Xilinx FoundaTIon tools EDA軟件設(shè)計的
  • 關(guān)鍵字： 設(shè)計  FPGA  仿真  系統(tǒng)  SDH  VHDL  復(fù)用器  基于  

用FPGA+DSP實現(xiàn)HDLC(高級數(shù)據(jù)鏈路控制)功能

  • 用FPGA+DSP實現(xiàn)HDLC(高級數(shù)據(jù)鏈路控制)功能,　　引言　　HDLC的ASIC芯片使用簡易，功能針對性強，性能可靠，適合應(yīng)用于特定用途的大批量產(chǎn)品中。但由于HDLC標(biāo)準(zhǔn)的文本較多，ASIC芯片出于專用性的目的難以通用于不同版本，缺乏應(yīng)用靈活性。有的芯片公司還有自己
  • 關(guān)鍵字： 鏈路  控制  功能  數(shù)據(jù)  高級  DSP  實現(xiàn)  HDLC  FPGA  
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