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EEPW首頁 >> 主題列表 >> rf-fpga

基于CPLD/FPGA的多功能分頻器的設(shè)計與實現(xiàn)

  • 引言 分頻器在CPLD/FPGA設(shè)計中使用頻率比較高,盡管目前大部分設(shè)計中采用芯片廠家集成的鎖相環(huán)資源 ,但是對于要求奇數(shù)倍分頻（如3、5等）、小數(shù)倍（如2.5、3.5等）分頻、占空比50%的應(yīng)用場合卻往往不能滿足要求。
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Altera 推出業(yè)界首款串行 RapidIO 2.1 IP 解決方案

  • 　　Altera 公司 (NASDAQ: ALTR) 今天宣布推出業(yè)界首款支持 RapidIO® 2.1 規(guī)范的知識產(chǎn)權(quán) (IP) 內(nèi)核。Altera 的串行 RapidIO IP 內(nèi)核可支持多達(dá)四條通道，每條通道速率為 5.0 GBaud，從而滿足了無線市場日益增長的帶寬和可靠性需求。該 IP 內(nèi)核專門針對擁有多個嵌入式收發(fā)器的 Stratix® IV FPGA 而優(yōu)化，并得到了Quartus® II 軟件 v9.1 的支持。 　　RapidIO 2.1 規(guī)范在許多應(yīng)用中均可實
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擴(kuò)大嵌入式領(lǐng)域勢力范圍 FPGA廠商積極備戰(zhàn)

  • 　　隨著經(jīng)濟(jì)情勢與市場環(huán)境的改變,歷經(jīng)長足發(fā)展的可編程邏輯組件(PLD)正憑借著成熟的技術(shù)將觸角深入量產(chǎn)型的消費(fèi)及嵌入式市場,并以更加經(jīng)濟(jì)的開發(fā)成本持續(xù)搶占傳統(tǒng)ASIC/ASSP市場. 　　"ASIC/ASSP的商業(yè)模式愈來愈難以為繼,"愛特(Actel)公司應(yīng)用工程師陳冠志指出.巨額的芯片制造成本是首先面臨的關(guān)卡."300mm晶圓廠的成本以驚人的速度增長,在45nm節(jié)點(diǎn)約需30億美元;而到了32nm節(jié)點(diǎn),估計會達(dá)到100億美元."另一方面,全球市場的動蕩情況,也
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Xilinx推出EasyPath-6 FPGA

  • 　　全球可編程邏輯解決方案領(lǐng)導(dǎo)廠商賽靈思公司 (Xilinx, Inc. )日前宣布隆重推出EasyPath?-6 FPGA，該產(chǎn)品為高性能 FPGA 進(jìn)入量產(chǎn)器件提供了六周內(nèi)即可實現(xiàn)的總成本最低、風(fēng)險最小的的解決方案， 在所有FPGA降低成本解決方案中轉(zhuǎn)入量產(chǎn)時間最快。新款 EasyPath FPGA 無最低訂購量限制，讓客戶可根據(jù)最終市場需求下訂單，且成本較購買等量的 FPGA 低 35%。 　　此外，雖然大多數(shù)成本降低的方案會讓設(shè)計選項受到限制，迫使客戶接受未經(jīng)優(yōu)化的部件或封裝， 然而
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基于FPGA的人工神經(jīng)網(wǎng)絡(luò)實現(xiàn)方法的研究

  • 基于FPGA的神經(jīng)網(wǎng)絡(luò)實現(xiàn)方法已成為實際實時應(yīng)用神經(jīng)網(wǎng)絡(luò)的一種途徑。本文就十多年來基于FPGA的ANN實現(xiàn)作一個系統(tǒng)的總結(jié)，例舉關(guān)鍵的技術(shù)問題，給出詳細(xì)的數(shù)據(jù)分析，引用相關(guān)的最新研究成果，對不同的實現(xiàn)方法和思想進(jìn)行討論分析，并說明存在的問題以及改善方法，強(qiáng)調(diào)神經(jīng)網(wǎng)絡(luò)FPGA實現(xiàn)的發(fā)展方向和潛力及提出自己的想法。另外，還指出基于FPGA實現(xiàn)神經(jīng)網(wǎng)絡(luò)存在的瓶頸制約，最后對今后的研究趨勢作出估計。
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賽靈思目標(biāo)設(shè)計平臺再獲電子行業(yè)大獎

  • 《電子產(chǎn)品世界》在“2009年度影響中國的嵌入式系統(tǒng)技術(shù)獎”評選中授予賽靈思目標(biāo)設(shè)計平臺“最佳新興理念獎”，對目標(biāo)設(shè)計平臺給設(shè)計師帶來的巨大價值表示高度認(rèn)可
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基于FPGA的FIFO設(shè)計和應(yīng)用

  • 為實現(xiàn)目標(biāo)識別與跟蹤的應(yīng)用目的，在基于TMS320DM642的FIFO基礎(chǔ)上擴(kuò)展存儲空間，提出一種基于FPGA實現(xiàn)SDRAM控制器的方法。分析所用SDRAM的特點(diǎn)和工作原理，介紹FPGA中SDRAM控制器的組成和工作流程，給出應(yīng)用中讀SDRAM的時序圖。FPGA采用模塊化設(shè)計，增強(qiáng)SDRAM控制器的通用性，更方便地滿足實際需求。
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BP神經(jīng)網(wǎng)絡(luò)圖像壓縮算法乘累加單元的FPGA設(shè)計

  • 0 引 言
    神經(jīng)網(wǎng)絡(luò)(Neural Networks)是人工神經(jīng)網(wǎng)絡(luò)(Ar-tificial Neural Networks)的簡稱，是當(dāng)前的研究熱點(diǎn)之一。人腦在接受視覺感官傳來的大量圖像信息后，能迅速做出反應(yīng)，并能在腦海中重現(xiàn)這些圖像信息，這
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三線制同步串行通信控制器接口設(shè)計

  • 0 引 言
    航天工程領(lǐng)域中，星地通訊等遠(yuǎn)距離遙測遙控是嵌入式衛(wèi)星數(shù)管計算機(jī)重要功能之一，利用三線制同步串行遙測遙控通道對指令和數(shù)據(jù)進(jìn)行收發(fā)操作是通信鏈路的重要環(huán)節(jié)。
    目前許多處理器芯片都已集成了
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基于AD7543和FPGA的數(shù)／模轉(zhuǎn)換電路設(shè)計

  • 設(shè)計基于AD7543和FPGA的數(shù)／模轉(zhuǎn)換電路，介紹AD7543的主要特點(diǎn)、封裝形式、引腳功能和工作原理，設(shè)計基于AD7543轉(zhuǎn)換芯片的具體的數(shù)／模轉(zhuǎn)換硬件電路，利用Verilog HDL語言描述AD7543的控制時序，并給出具體的Veril-og HDL代碼及其仿真結(jié)果。實踐結(jié)果表明，該設(shè)計可行，可取代傳統(tǒng)的“CPU+專用的數(shù)／模轉(zhuǎn)換(D／A)芯片”設(shè)計結(jié)構(gòu)，可進(jìn)一步提高系統(tǒng)的可靠性和抗干擾能力。
  • 關(guān)鍵字： 7543  FPGA  AD  模    

基于FPGA玻璃缺陷圖像采集處理系統(tǒng)

  • 在進(jìn)行圖像采集過程中，重點(diǎn)需要解決采集系統(tǒng)的實時性問題。而這里選用的多線陣CCD拼接圖像的采集方法勢必導(dǎo)致在低級算法階段會產(chǎn)生極大的數(shù)據(jù)流，應(yīng)用一個高速的嵌入式處理模塊則能很好地完成圖像處理的低級算法部分。在此分析了玻璃缺陷采集處理系統(tǒng)的工作過程，對系統(tǒng)內(nèi)存控制做了詳細(xì)的描述，并在FPGA內(nèi)實現(xiàn)了圖像的低級處理，從而使計算機(jī)從低級處理的大量數(shù)據(jù)中解脫出來。
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FIR帶通濾波器的FPGA實現(xiàn)

  • 為設(shè)計一個項目可用的FIR數(shù)字帶通濾波器，采用Matlab／Simulink軟件中DSPBulider強(qiáng)大的算法模塊設(shè)計工具，結(jié)合Altera公司的FPGA開發(fā)板實現(xiàn)FIR數(shù)字帶通濾波器的系統(tǒng)集成、RTL級仿真、綜合編譯、下載等設(shè)計流程，并對正弦信號進(jìn)行濾波，結(jié)果下載到開發(fā)板上用示波器觀測，達(dá)到了預(yù)期的濾波效果和目的?；贒SPBuilder完成系統(tǒng)建模，省去了復(fù)雜的VHDL編程，還可針對具體模塊進(jìn)行參數(shù)設(shè)置從而適應(yīng)不同的濾波需求。該方法實現(xiàn)簡單、可靠，還可類推實現(xiàn)其他復(fù)雜的嵌入式系統(tǒng)設(shè)計。
  • 關(guān)鍵字： FPGA  FIR  帶通濾波器    

基于多速率DA的根升余弦濾波器的FPGA實現(xiàn)

  • 0 引 言
    根升余弦成形濾波器是數(shù)字信號處理中的重要部件，它能對數(shù)字信號進(jìn)行成形濾波，壓縮旁瓣，減少干擾的影響，從而降低誤碼率。根據(jù)文獻(xiàn)[1]，它的傳統(tǒng)FP-GA實現(xiàn)方式基于乘累加器(Multiplier Add Cell，M
  • 關(guān)鍵字： FPGA  多速率  濾波器    

基于FPGA嵌入式的多比特自相關(guān)器設(shè)計

  • 該設(shè)計利用FPGA的嵌入式軟核NiosⅡ處理器，通過嵌入式操作系統(tǒng)μC／OS-Ⅱ，實現(xiàn)了在FPGA內(nèi)的自相關(guān)計算器；利用FPGA強(qiáng)大的并行運(yùn)算功能和自帶存儲器實現(xiàn)的“乒乓”RAM，通過軟核NiosⅡ輸出控制字實時切換調(diào)用兩個“乒乓”RAM的存儲和讀取功能，使之同時完成對采集數(shù)據(jù)的緩沖存儲和向乘法器提供計算數(shù)據(jù)的功能，使芯片的整個數(shù)字處理鏈路連續(xù)化。另外，采用多比特進(jìn)行自相關(guān)運(yùn)算較之于現(xiàn)在天文臺使用的1 b量化自相關(guān)器，能有效地提高SNR退化比。
  • 關(guān)鍵字： FPGA  嵌入式  比特    

基于FPGA的PC／104-CAN通訊板設(shè)計

  • 0 引 言
    PC／104嵌入式控制PC出現(xiàn)于20世紀(jì)80年代末，并于1992年形成IEEEP966．1標(biāo)準(zhǔn)。它一方面繼承了PC的所有資源，另一方面又對PC的各個方面做了優(yōu)化設(shè)計，使其與IBM PC完全兼容，并具有體積小，功耗低，工作
  • 關(guān)鍵字： FPGA  104  CAN  通訊板    
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