臺(tái)積電新晶圓制程技術(shù)加速實(shí)現(xiàn)三維芯片

　　臺(tái)積電正多管齊下打造兼顧效能與功耗的新世代處理器。為優(yōu)化處理器性能并改善晶體管漏電流問(wèn)題，臺(tái)積電除攜手硅智財(cái)業(yè)者，推進(jìn)鰭式晶體管 (FinFET)制程商用腳步外，亦計(jì)劃從晶圓導(dǎo)線(Interconnect)和封裝技術(shù)著手，加速實(shí)現(xiàn)三維芯片(3DIC);同時(shí)也將提早布局新一代 半導(dǎo)體材料，更進(jìn)一步提升晶體管傳輸速度。

　　臺(tái)積電先進(jìn)組件科技暨TCAD部門(mén)總監(jiān)CarlosH.Diaz提到，臺(tái)積電亦已開(kāi)始布局10奈米制程，正積極開(kāi)發(fā)相關(guān)微影技術(shù)。

　　臺(tái)積電先進(jìn)組件科技暨技術(shù)型計(jì)算機(jī)輔助設(shè)計(jì)(TCAD)部門(mén)總監(jiān)CarlosH.Diaz表示，由于行動(dòng)處理器須兼具高效能、低功耗價(jià)值，且每一代產(chǎn)品更迭迅速，因此晶圓廠已不能單純從制程微縮的角度出發(fā)，必須著眼晶圓制程相關(guān)的各個(gè)環(huán)節(jié)，方能滿(mǎn)足IC設(shè)計(jì)業(yè)者需求。基于此一概念，臺(tái)積電將同步改良晶體管、導(dǎo)線及封裝結(jié)構(gòu)，以提高芯片晶體管密度、傳輸速度，并降低漏電流。

　　Diaz指出，臺(tái)積電將一改過(guò)去花2年時(shí)間跨入下一個(gè)制程世代的規(guī)劃，2014年發(fā)表20奈米(nm)方案后，將提早1年在2015年推出16奈米 FinFET，以3D結(jié)構(gòu)增加晶體管密度并減少漏電流情形。該公司正攜手安謀國(guó)際(ARM)、Imagination推動(dòng)FinFET試產(chǎn)，并加緊研發(fā)水 浸潤(rùn)式微影(WaterImmersionLithography)雙重曝光(Double-patterning)技術(shù)，以及極紫外光(EUV)單曝光 (SingleExposure)，期提早跨越量產(chǎn)成本門(mén)坎。

　　Diaz也透露，就目前與Imagination的技術(shù)合作進(jìn)展來(lái)看，預(yù) 估2015年16奈米FinFET正式上市后，相較于現(xiàn)有28奈米處理器，內(nèi)建GPU將達(dá)到十倍以上的每秒浮點(diǎn)運(yùn)算次數(shù)(FLOPS)，并將擴(kuò)增四倍以上 頻寬，有助在更小的GPU單位面積下，激發(fā)更多運(yùn)算效能。

　　至于晶圓導(dǎo)線和封裝結(jié)構(gòu)部分，臺(tái)積電也計(jì)劃以2.5D/3DIC方案，克服高 密度芯片整合、散熱和連接功耗等問(wèn)題。Diaz強(qiáng)調(diào)，平面式芯片已逐漸面臨效能、功耗改善的瓶頸，晶圓廠須取法3D晶體管概念，利用硅穿孔(TSV)等封 裝技術(shù)革新，達(dá)成芯片子系統(tǒng)堆棧設(shè)計(jì);同時(shí)還須針對(duì)晶圓后段導(dǎo)線制程(BEOL)導(dǎo)入新一代低介電常數(shù)(LowK)材質(zhì)，以縮減金屬導(dǎo)線互連的電阻電容延 遲(RCDelay)。

　　據(jù)悉，目前臺(tái)積電已透過(guò)獨(dú)家CoWoS2.5D制程，成功堆棧邏輯芯片與WideI/O內(nèi)存，未來(lái)終極目標(biāo)系將手機(jī)內(nèi)部所有芯片子系統(tǒng)融合在一起，實(shí)現(xiàn)超高整合度的晶圓系統(tǒng)層級(jí)設(shè)計(jì)。

　　除了在硅晶圓上下功夫外，晶圓廠也須開(kāi)發(fā)新的半導(dǎo)體材料。Diaz指出，隨著半導(dǎo)體制程加速演進(jìn)，硅材料的物理極限已近在咫尺，驅(qū)動(dòng)晶圓廠提早展開(kāi)換料 布局，包括三五族(III-V)、鎳或鍺等材料均是極具發(fā)展?jié)摿Φ奶娲x項(xiàng)。為鞏固晶圓代工市場(chǎng)龍頭地位，臺(tái)積電已在全球各個(gè)知名大學(xué)、研究機(jī)構(gòu)發(fā)起下世 代半導(dǎo)體材料研究計(jì)劃，藉以強(qiáng)化晶圓生產(chǎn)各段的技術(shù)能量。