優(yōu)化封裝以滿足SerDes應(yīng)用鍵合線封裝規(guī)范

提高TDR 性能

圖3顯示了原來布局的變化(在焊點(diǎn)/通孔區(qū))及其對(duì)差分TDR性能的影響。這些略大于焊點(diǎn)的孔是在焊點(diǎn)上的金屬層Layout_2上實(shí)現(xiàn)的。原有布局的電容dip現(xiàn)在大約小到20Ω。另一個(gè)來自Layout_2的試圖修改的部分是從松散耦合到緊耦合來改變通孔定位，如Layout_3所示。緊耦合通孔旨在提高差分對(duì)的串?dāng)_性能。它已在另一項(xiàng)研究中得到證明，串?dāng)_性能的改善微乎其微，這里不介紹這項(xiàng)研究的其他內(nèi)容。Layout_3的粉色波形顯示，由于額外兩個(gè)通孔之間的電容耦合，電容dip略差。

圖3 三種布局的差分TDR響應(yīng)

回波損耗性能的影響

圖4顯示了每次修改后回波損耗性能的影響。Layout_3原始布局的整體回波損耗最差。Layout_2 顯示出最佳的整體回波損耗，它直接關(guān)系到其TDR性能。

在5GHz下Layout_2的回波損耗為-16dB，而在10GHz下為-14dB，可以輕易滿足基頻為-15dB的規(guī)范，以及10Gbps SerDes接口一次諧波頻率-10dB的規(guī)范。

圖4 每次修改后回波損耗性能的影響

片芯焊點(diǎn)環(huán)布局的影響

為了盡量減少對(duì)間串?dāng)_，理想的是用回波焊點(diǎn)隔開芯片上的每個(gè)差分對(duì)。當(dāng)邊緣速率在20-30ps級(jí)時(shí)，由于干擾源-受擾者串?dāng)_，可能嚴(yán)重惡化接收器性能，這一點(diǎn)至關(guān)重要。要保持通孔和焊球焊點(diǎn)區(qū)與Layout_2一致，圖5給出了與芯片封裝鍵合線連接相關(guān)的兩個(gè)額外的封裝布局變化。

圖5 片芯焊點(diǎn)環(huán)和鍵合線布局變化

圖6顯示了三個(gè)布局的差分TDR和回波損耗性能。藍(lán)色的Layout_2響應(yīng)與前邊的圖一樣。由于相對(duì)較小的間斷電感，但其頻域影響不變，Layout_4的TDR性能稍好。Layout_5 TDR響應(yīng)顯示，由于相對(duì)于其他兩個(gè)布局的鍵合線，感應(yīng)尖峰幾乎為2倍。圖6也顯示了長(zhǎng)鍵合線對(duì)回波損耗性能惡化的直接影響。

圖6 由于片芯焊點(diǎn)環(huán)和鍵合線布局的改變影響了TDR和回波損耗性能

本文小結(jié)

本文解釋了鍵合線封裝中的兩個(gè)主要不連續(xù)區(qū);討論了10Gbps數(shù)據(jù)速率范圍優(yōu)化鍵合線封裝布局的快速技術(shù);也顯示了鍵合線長(zhǎng)度對(duì)回波損耗性能惡化的影響。