用于系統(tǒng)級芯片的納米晶非易失性存儲器

基于不斷發(fā)展的硅技術的集成電路使得集成了若干模塊的復雜SoC的制造得以實現(xiàn)。最早的SoC是微控制器，其中包括CPU、緩存SDRAM和用于連接傳感器和制動器(actuator)的外設模塊。非易失性存儲器即使在系統(tǒng)斷電時也能保存信息，已經(jīng)在很多年前就嵌入到SoC中了，最初是用在摩托羅拉公司1982推出的MC68HC11中。這種微控制器用在很多汽車、工業(yè)和消費應用中，包括汽車引擎蓋內這種惡劣的環(huán)境。

從用戶來看，數(shù)據(jù)和代碼都可以存儲在非易失性存儲器中。盡管最初提供了可字節(jié)擦除的EEPROM和塊可擦除的閃存EEPROM，但當前的SoC僅提供閃存EEPROM用于代碼和數(shù)據(jù)存儲，因為其擦除次數(shù)已經(jīng)增加到大于100,000次，這已經(jīng)足夠了。在SoC中嵌入閃存的好處包括快速的隨機存取，速度在15~20納秒之間，并且信息存儲安全，不會為程序破譯者留下任何可見的物理代碼痕跡。

為在SoC中獲得非易失性存儲，廠商對CMOS邏輯基線工藝(baseline process)進行修改，以將制造閃存EEPROM位元(bitcell)所必要的工藝步驟以及支持器件，如外圍高壓晶體管包括進去。嵌入式NVM設計的技術性在于對用戶功能需求、可制造性和可靠性之間進行平衡。

邏輯擴展和浮柵NVM

大多數(shù)的傳統(tǒng)嵌入式非易失性存儲器基于在“浮柵”中的電荷存儲的原理，浮柵是完全封閉在像二氧化硅這樣的絕緣體內的多晶硅。信息按存儲在浮柵上的電荷數(shù)進行編碼，通過熱載流子注入或“經(jīng)過”絕緣體的量子力學隧道技術移入或移出在浮柵上的電荷，來對信息進行改變。這些操作需要大約±9V的較高電壓，這個電壓通常由片上的電荷泵來產生。

近幾年來，產業(yè)界發(fā)現(xiàn)在浮柵周圍的絕緣體厚度有限，大約為8到10納米，不能獲得足夠的可靠性。因此，為實現(xiàn)嵌入式閃存，能應對±9V寫/擦除電壓的相對較低性能的高壓晶體管必須與高性能低壓(≈1V)和輸入/輸出(2.2V或3.3V)晶體管配對。如果需要很短的讀取訪問時間，高壓晶體管占用的面積會比電荷存儲“位元”占用的面積大很多，這會導致嵌入閃存EEPROM將占用很大的硅片面積。

圖1：浮柵原理、SONOS以及納米晶非易失性存儲器

離散電荷存儲選擇與局限

基于浮柵的閃存位元的主要局限是，其周圍的絕緣體的一個缺陷就會導致全部電荷丟失。因此，在針對高可靠性應用的很多SoC中，都采用了錯誤校正。另外一個增加閃存的可靠性的可選方法是用包含很多離散電荷存儲區(qū)域的薄膜來替代浮柵。這種薄膜可以首先制造成夾層結構：可以存儲大量電荷的氮化硅或氧硫化硅層，兩邊是二氧化硅層(SONOS)，然后在兩個二氧化硅層之間嵌入硅或金屬納米晶。

氮化硅的集成與基線CMOS工藝非常兼容，因此最近幾年作為離散電荷存儲的一種選擇受到歡迎。SONOS器件的局限性在于，為使其可以在低電壓下可工作，氮化物下面的介電材料的厚度必須大大地降低到1~2納米的范圍。這樣薄的介電閃存位元在閃存大量的編程和擦除應用后，將受制于電荷增益的不足。一些公司通過大大地增加底部的介電材料厚度到7~8納米，來嘗試解決電荷增益問題。然而，對于這樣厚的介電材料，電子將不能通過量子力學在氮化物中出入，因此必須在氮化物中注入熱孔(hot hole)來轉移電荷。熱孔的注入會導致介電材料嚴重劣化，導致閃存位元嚴重的可靠性問題，特別是對于用在惡劣的汽車環(huán)境中。