科利登和Cadence合作驗證加快良率診斷的新流程
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來自美國加州苗必達市的消息 --科利登系統(tǒng)公司 (納斯達克代碼：CMOS) ，為世界半導體工業(yè)提供從設(shè)計到生產(chǎn)測試解決方案的領(lǐng)先供應商，日前宣布, 它與Cadence合作在Sapphire測試平臺和Cadence EncounterTM之間成功完成了對一個良率提高流程的驗證. Sapphire平臺支持Cadence Encounter Test True-Time Delay Test工具基于STIL的測試向量,同時Cadence Encounter Diagnostics也從Sapphire平臺輸入錯誤捕獲數(shù)據(jù).在90nm或者更先進的工藝設(shè)計中,使用該診斷流程能增加測試覆蓋率,提高缺陷定位速度.
納米級芯片設(shè)計中的缺陷會引起波形轉(zhuǎn)換變慢,因此通路時延測試變得更加關(guān)鍵. 實時(at-speed)通路延時測試就是用于檢測這些問題的,但是約有50%的缺陷無法檢測到,因為他們是在非關(guān)鍵通路上進行測試的.而且,傳統(tǒng)的固定時間實時自動測試向量生成不和測試儀使用的測試向量兼容,因此它生成的測試向量常因與測試儀的管腳時序的要求不符合而被丟棄. 上述兩個缺陷導致了很差的產(chǎn)品質(zhì)量和很慢的產(chǎn)品測試時間.
Sapphire測試平臺使良率最大化
Sapphire測試平臺能夠提供最大化產(chǎn)品良率所需的所有性能.從世界領(lǐng)先的時序精度到第一款可升級的3.2G高速測試系統(tǒng),Sapphire的性能和產(chǎn)能為當今工藝技術(shù)下降低測試成本的設(shè)立了業(yè)界標準.當工藝技術(shù)向90nm發(fā)展時,新工藝中的缺陷比方說時延錯誤將對良率產(chǎn)生極大的影響.科利登的首席執(zhí)行官Dave Ranhoff說:“時延缺陷是90nm技術(shù)時良率下降的主要原因.Sapphire測試平臺與Cadence Encounter True-Time Delay Test工具以及Cadence Encounter Diagnostics工具結(jié)合在一起,為半導體公司檢測和診斷這些棘手的問題提供了一個很好的工程驗證和產(chǎn)品測試階段的解決辦法. 支持像Cadence這樣的EDA供應商的良率可控性設(shè)計方法對我們的客戶非常重要,與我們科利登參與設(shè)計調(diào)試到產(chǎn)品測試整個流程的廣闊視野相符合.
增強的延時路徑測試和快速的診斷方法加快了良率提高
Cadence Encounter True-Time Delay Test是業(yè)界第一個延時路徑測試工具,它使用芯片layout之后的延時信息,與測試儀的時序規(guī)格相兼容,自動產(chǎn)生比實時更快速的(faster-than-at-speed)延時測試,只需一次測試就能完成.除此以外,公司宣布使用Sapphire測試平臺和Cadence Encounter Diagnostics工具一起來驗證用于良率提高的快速缺陷定位流程. “當技術(shù)發(fā)展到90nm的時候,芯片制造商面臨的最大問題是怎么快速解決精細設(shè)計工藝中在出片前出現(xiàn)的那些不可預測,無法排除的干擾問題.” Cadence Design System Inc.總監(jiān)Sanjiv Taneja說,. “基于ATPG的傳統(tǒng)診斷工具一般在小于130nm的工藝條件下都只有小于40%的精度,而且不支持批量處理,動態(tài)分析,可定制錯誤建模和其它ATPG工具生成的向量.”
驗證缺陷診斷流程
Cadence Encounter Diagnostics專為加快納米級工藝量產(chǎn)時的良率提高而設(shè)計.在量產(chǎn)模式下,通過分析統(tǒng)計上的顯著樣品的測試結(jié)果,來確定最重要的設(shè)計相關(guān)因素. 在精確模式下,它能精確地定位缺陷的根源,接下來再在物理失效分析實驗室中進行驗證. 為了保證ATE捕獲的不管是單芯片的還是多枚硅片成千上萬的錯誤數(shù)據(jù)能順利傳送到Cadence Encounter Diagnostics中進行處理.所有的這些模型都必須與ATE兼容.科利登的Sapphire測試平臺的測試結(jié)果記錄就能與Cadence Encounter Diagnostics的Chip Pad Pattern格式兼容.
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