科利登和Cadence合作驗(yàn)證加快良率診斷的新流程

科利登和Cadence共同努力,針對(duì)于現(xiàn)在大部分良率要求很高的納米設(shè)計(jì),提高了產(chǎn)品質(zhì)量,加大了測(cè)試產(chǎn)能,加快了缺陷定位速度,從而最終縮短了量產(chǎn)上市時(shí)間. 
來(lái)自美國(guó)加州苗必達(dá)市的消息 --科利登系統(tǒng)公司 (納斯達(dá)克代碼：CMOS) ，為世界半導(dǎo)體工業(yè)提供從設(shè)計(jì)到生產(chǎn)測(cè)試解決方案的領(lǐng)先供應(yīng)商，日前宣布, 它與Cadence合作在Sapphire測(cè)試平臺(tái)和Cadence EncounterTM之間成功完成了對(duì)一個(gè)良率提高流程的驗(yàn)證. Sapphire平臺(tái)支持Cadence Encounter Test True-Time Delay Test工具基于STIL的測(cè)試向量,同時(shí)Cadence Encounter Diagnostics也從Sapphire平臺(tái)輸入錯(cuò)誤捕獲數(shù)據(jù).在90nm或者更先進(jìn)的工藝設(shè)計(jì)中,使用該診斷流程能增加測(cè)試覆蓋率,提高缺陷定位速度.

    納米級(jí)芯片設(shè)計(jì)中的缺陷會(huì)引起波形轉(zhuǎn)換變慢,因此通路時(shí)延測(cè)試變得更加關(guān)鍵. 實(shí)時(shí)(at-speed)通路延時(shí)測(cè)試就是用于檢測(cè)這些問(wèn)題的,但是約有50%的缺陷無(wú)法檢測(cè)到,因?yàn)樗麄兪窃诜顷P(guān)鍵通路上進(jìn)行測(cè)試的.而且,傳統(tǒng)的固定時(shí)間實(shí)時(shí)自動(dòng)測(cè)試向量生成不和測(cè)試儀使用的測(cè)試向量兼容,因此它生成的測(cè)試向量常因與測(cè)試儀的管腳時(shí)序的要求不符合而被丟棄. 上述兩個(gè)缺陷導(dǎo)致了很差的產(chǎn)品質(zhì)量和很慢的產(chǎn)品測(cè)試時(shí)間.
 
Sapphire測(cè)試平臺(tái)使良率最大化 
Sapphire測(cè)試平臺(tái)能夠提供最大化產(chǎn)品良率所需的所有性能.從世界領(lǐng)先的時(shí)序精度到第一款可升級(jí)的3.2G高速測(cè)試系統(tǒng),Sapphire的性能和產(chǎn)能為當(dāng)今工藝技術(shù)下降低測(cè)試成本的設(shè)立了業(yè)界標(biāo)準(zhǔn).當(dāng)工藝技術(shù)向90nm發(fā)展時(shí),新工藝中的缺陷比方說(shuō)時(shí)延錯(cuò)誤將對(duì)良率產(chǎn)生極大的影響.科利登的首席執(zhí)行官Dave Ranhoff說(shuō):“時(shí)延缺陷是90nm技術(shù)時(shí)良率下降的主要原因.Sapphire測(cè)試平臺(tái)與Cadence Encounter True-Time Delay Test工具以及Cadence Encounter Diagnostics工具結(jié)合在一起,為半導(dǎo)體公司檢測(cè)和診斷這些棘手的問(wèn)題提供了一個(gè)很好的工程驗(yàn)證和產(chǎn)品測(cè)試階段的解決辦法. 支持像Cadence這樣的EDA供應(yīng)商的良率可控性設(shè)計(jì)方法對(duì)我們的客戶(hù)非常重要,與我們科利登參與設(shè)計(jì)調(diào)試到產(chǎn)品測(cè)試整個(gè)流程的廣闊視野相符合. 

增強(qiáng)的延時(shí)路徑測(cè)試和快速的診斷方法加快了良率提高 
Cadence Encounter True-Time Delay Test是業(yè)界第一個(gè)延時(shí)路徑測(cè)試工具,它使用芯片layout之后的延時(shí)信息,與測(cè)試儀的時(shí)序規(guī)格相兼容,自動(dòng)產(chǎn)生比實(shí)時(shí)更快速的(faster-than-at-speed)延時(shí)測(cè)試,只需一次測(cè)試就能完成.除此以外,公司宣布使用Sapphire測(cè)試平臺(tái)和Cadence Encounter Diagnostics工具一起來(lái)驗(yàn)證用于良率提高的快速缺陷定位流程. “當(dāng)技術(shù)發(fā)展到90nm的時(shí)候,芯片制造商面臨的最大問(wèn)題是怎么快速解決精細(xì)設(shè)計(jì)工藝中在出片前出現(xiàn)的那些不可預(yù)測(cè),無(wú)法排除的干擾問(wèn)題.” Cadence Design System Inc.總監(jiān)Sanjiv Taneja說(shuō),. “基于ATPG的傳統(tǒng)診斷工具一般在小于130nm的工藝條件下都只有小于40%的精度,而且不支持批量處理,動(dòng)態(tài)分析,可定制錯(cuò)誤建模和其它ATPG工具生成的向量.”
 
驗(yàn)證缺陷診斷流程 
Cadence Encounter Diagnostics專(zhuān)為加快納米級(jí)工藝量產(chǎn)時(shí)的良率提高而設(shè)計(jì).在量產(chǎn)模式下,通過(guò)分析統(tǒng)計(jì)上的顯著樣品的測(cè)試結(jié)果,來(lái)確定最重要的設(shè)計(jì)相關(guān)因素. 在精確模式下,它能精確地定位缺陷的根源,接下來(lái)再在物理失效分析實(shí)驗(yàn)室中進(jìn)行驗(yàn)證. 為了保證ATE捕獲的不管是單芯片的還是多枚硅片成千上萬(wàn)的錯(cuò)誤數(shù)據(jù)能順利傳送到Cadence Encounter Diagnostics中進(jìn)行處理.所有的這些模型都必須與ATE兼容.科利登的Sapphire測(cè)試平臺(tái)的測(cè)試結(jié)果記錄就能與Cadence Encounter Diagnostics的Chip Pad Pattern格式兼容.