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3D集成電路將如何同時(shí)實(shí)現(xiàn)?

作者: 時(shí)間:2009-03-18 來(lái)源:半導(dǎo)體國(guó)際 收藏

  三維集成電路的第一代商業(yè)應(yīng)用,CMOS圖像傳感器和疊層存儲(chǔ)器,將在完整的基礎(chǔ)設(shè)施建立之前就開(kāi)始。在第一部分,我們將回顧三維集成背后強(qiáng)大的推動(dòng)因素以及支撐該技術(shù)的基礎(chǔ)設(shè)施的現(xiàn)狀,而在第二部分(下期),我們將探索一下三維集成電路技術(shù)的商業(yè)化。

本文引用地址:http://m.butianyuan.cn/article/92517.htm

  不論是在需要考慮柵極和互連延遲的器件級(jí)別,還是在需要考慮帶寬和時(shí)序問(wèn)題的系統(tǒng)級(jí)別,都無(wú)法避免一場(chǎng)正在發(fā)生的完美風(fēng)暴,它要求業(yè)界在如何實(shí)現(xiàn)微電子功能方面做出轉(zhuǎn)變。影響這一轉(zhuǎn)變的關(guān)鍵因素包括國(guó)際半導(dǎo)體技術(shù)藍(lán)圖(ITRS)的推遲,以及由難于集成多孔低k材料所帶來(lái)的銅和低k線尺寸持續(xù)縮減的問(wèn)題。與此同時(shí),高達(dá)50%的功耗用在芯片的互連線上,即使對(duì)于65nm工藝節(jié)點(diǎn)的銅互連線來(lái)說(shuō),引線電阻和寄生電容也已經(jīng)成為問(wèn)題。

  最早認(rèn)識(shí)到這些問(wèn)題是在2001年,當(dāng)時(shí)IEEE院士Saraswat、Rief和Meindl預(yù)測(cè),“芯片互連恐怕會(huì)使半導(dǎo)體工業(yè)的歷史發(fā)展減速或者止步……”,并提出應(yīng)該探索電路的集成技術(shù)。

  2007年9月,半導(dǎo)體工業(yè)協(xié)會(huì)(SIA)宣稱(chēng):“在未來(lái)大約10-15年內(nèi),縮小晶體管尺寸的能力將受到物理極限的限制”,因此集成的需求變得更加明顯。全新的器件結(jié)構(gòu),比如碳納米管、自旋電子或者分子開(kāi)關(guān)等,在10-15年內(nèi)還不能準(zhǔn)備好。5新型組裝方法,如集成技術(shù)再次被提了出來(lái)。

  存儲(chǔ)器速度滯后問(wèn)題是3D集成的另一個(gè)推動(dòng)因素,眾所周知,相對(duì)于處理器速度,存儲(chǔ)器存取速度的發(fā)展較慢,導(dǎo)致處理器在等待存儲(chǔ)器獲取數(shù)據(jù)的過(guò)程中被拖延。在多核處理器中,這一問(wèn)題更加嚴(yán)重,可能需要將存儲(chǔ)器與處理器直接鍵合在一起。

  3DIC集成技術(shù)的拯救

  2005年2月,當(dāng)《ICsGoingVertical》發(fā)表時(shí),幾乎沒(méi)有讀者認(rèn)識(shí)到發(fā)生在3DIC集成中的技術(shù)進(jìn)步,他們認(rèn)為該技術(shù)只是疊層和引線鍵合,是一種后端封裝技術(shù)。

  今天,3D集成被定義為一種系統(tǒng)級(jí)集成結(jié)構(gòu),在這一結(jié)構(gòu)中,多層平面器件被堆疊起來(lái),并經(jīng)由穿透硅(TSV)在Z方向連接起來(lái)(圖1)。

  為制造這樣的疊層結(jié)構(gòu),已經(jīng)開(kāi)發(fā)了很多工藝,下面所列的正是其中的關(guān)鍵技術(shù):

  ■TSV制作:Z軸互連是穿透襯底(硅或者其他半導(dǎo)體材料)而且相互電隔離的連接,TSV的尺寸取決于在單層上需要的數(shù)據(jù)獲取帶寬;

  ■層減薄技術(shù):初步應(yīng)用需減薄到大約75~50μm,而在將來(lái)需減薄到約25~1μm;

  ■對(duì)準(zhǔn)和鍵合技術(shù):或者芯片與(D2W)之間,或者(W2W)之間。

  通過(guò)插入TSV、減薄和鍵合,3DIC集成可以省去很大一部分封裝和互連工藝。然而,目前還未完全明確,這些在整個(gè)制造工藝中需要集成在什么位置。似乎對(duì)于TSV工藝,可以在IC制造和減薄過(guò)程中,經(jīng)由IDM或晶圓廠獲得,而鍵合可以由IDM實(shí)現(xiàn),也可以在封裝操作中由外部的半導(dǎo)體組裝和測(cè)試提供商(OSATS)實(shí)現(xiàn),但這有可能在技術(shù)成熟時(shí)發(fā)生變化。

  在將來(lái)很有可能發(fā)生的是,3DIC集成技術(shù)會(huì)從IC制造與封裝之間的發(fā)展路線發(fā)生交疊時(shí)開(kāi)始。

  3D工藝選擇

  TSV可以在IC制造過(guò)程中制作(先制作,viafirst),也可以在IC制造完成之后制作(后制作,vialast)。在前一種情況下,前道互連(FEOL)型TSV是在IC布線工藝開(kāi)始之前制作的,而后道互連(BEOL)型TSV則是在金屬布線工藝過(guò)程中在IC制造廠中實(shí)現(xiàn)的。


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