asic 制造文章進(jìn)入asic 制造技術(shù)社區(qū)

人工智能帶動(dòng)ASIC設(shè)計(jì)快速增加，產(chǎn)品出貨量將成長(zhǎng)10.1%

　　根據(jù)Semico Research，在未來幾年，人工智能將以圖形辨識(shí)、語音辨識(shí)和語言翻譯等各種形式，出現(xiàn)在幾乎每一款裝置與應(yīng)用中… 　　根據(jù)Semico Research的最新調(diào)查報(bào)告，在2021年以前，人工智能(AI)聲控裝置ASIC的設(shè)計(jì)預(yù)計(jì)將以接近20%的復(fù)合年成長(zhǎng)率(CAGR)成長(zhǎng)，幾乎達(dá)到2016年至2021年間所有ASIC設(shè)計(jì)成長(zhǎng)率(10.1%)的兩倍。　　隨著Amazon Echo和Google Home等聲控?cái)?shù)位助理的普及，加上普遍對(duì)于人工智能(AI)進(jìn)行設(shè)計(jì)的狂熱
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聯(lián)發(fā)科ASIC怎么布局？蔡力行：剛起步不能太挑客戶

　　聯(lián)發(fā)科共同CEO蔡力行表示，對(duì)于明年?duì)I運(yùn)預(yù)估樂觀成長(zhǎng)，聯(lián)發(fā)科也持續(xù)朝向多面向布局，包括5G、AI、車用電子等領(lǐng)域，至于被問及ASIC的布局，他則說會(huì)發(fā)揮聯(lián)發(fā)科既有資源，但畢竟才剛開始，「聯(lián)發(fā)科現(xiàn)階段當(dāng)然不會(huì)太挑客戶」，還是以整體業(yè)務(wù)成長(zhǎng)為優(yōu)先考慮。　　蔡力行表示，聯(lián)發(fā)科對(duì)于5G持續(xù)也持續(xù)努力，相關(guān)芯片產(chǎn)品也都會(huì)跟上5G的發(fā)展，為2020年的商轉(zhuǎn)作準(zhǔn)備，聯(lián)發(fā)科對(duì)5G得規(guī)劃是很完整的，至于被問及是否會(huì)想在高通前發(fā)表5G芯片產(chǎn)品，他幽默響應(yīng)，「可能要先去問問他們(高通)」，針對(duì)今日傳出蘋果有可能排除
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想一次性流片成功 ASIC設(shè)計(jì)中這些問題不可忽視

想一次性流片成功 ASIC設(shè)計(jì)中這些問題不可忽視-ASIC的復(fù)雜性不斷提高，同時(shí)工藝在不斷地改進(jìn)，如何在較短的時(shí)間內(nèi)開發(fā)一個(gè)穩(wěn)定的可重用的ASIC芯片的設(shè)計(jì)，并且一次性流片成功，這需要一個(gè)成熟的ASIC的設(shè)計(jì)方法和開發(fā)流程。
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ASIC、ASSP、SoC和FPGA之間到底有何區(qū)別？

ASIC、ASSP、SoC和FPGA之間到底有何區(qū)別？-我經(jīng)常收到關(guān)于各類設(shè)備之間的差異的問題，諸如ASIC、ASSP、SoC和FPGA之間的區(qū)別問題。例如是SoC是ASIC嗎？或ASIC是SoC嗎？ASIC和ASSP之間的區(qū)別是什么？以及高端FPGA應(yīng)該歸類為SoC嗎？
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五大優(yōu)勢(shì)凸顯可編程邏輯或?qū)⒊尸F(xiàn)快速增長(zhǎng)

五大優(yōu)勢(shì)凸顯可編程邏輯或?qū)⒊尸F(xiàn)快速增長(zhǎng)-可編程邏輯器件的兩種類型是現(xiàn)場(chǎng)可編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。在這兩類可編程邏輯器件中，F(xiàn)PGA是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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談?wù)勅绾卫肍PGA開發(fā)板進(jìn)行ASIC原型開發(fā)

談?wù)勅绾卫肍PGA開發(fā)板進(jìn)行ASIC原型開發(fā)-ASIC設(shè)計(jì)在尺寸和復(fù)雜性上不斷增加，現(xiàn)代FPGA的容量和性能的新進(jìn)展意味著這些設(shè)計(jì)中的2/3能夠使用單個(gè)FPGA進(jìn)行建模。
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什么是FPGA，ASIC，如何設(shè)計(jì)一個(gè)適用于它們的供電系統(tǒng)

什么是FPGA，ASIC，如何設(shè)計(jì)一個(gè)適用于它們的供電系統(tǒng)-目前，在集成電路界ASIC被認(rèn)為是一種為專門目的而設(shè)計(jì)的集成電路。是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路。ASIC的特點(diǎn)是面向特定用戶的需求，ASIC在批量生產(chǎn)時(shí)與通用集成電路相比具有體積更小、功耗更低、可靠性提高、性能提高、保密性增強(qiáng)、成本降低等優(yōu)點(diǎn)
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BaySand（倍賽達(dá)）讓客戶通過 Arm DesignStart計(jì)劃使基于Arm定制ASIC更加易于實(shí)現(xiàn)

　　作為可配置標(biāo)準(zhǔn)單元ASIC解決方案佼佼者，BaySand, Inc.(倍賽達(dá))宣布：公司現(xiàn)在可提供采用Arm? Cortex?-M0和Cortex-M3處理器定制系統(tǒng)級(jí)芯片(SoC)的設(shè)計(jì)服務(wù)，并可通過Arm DesignStart?計(jì)劃而無需預(yù)先支付處理器授權(quán)費(fèi)用。　　原始設(shè)備制造商(Original Equipment Manufacturers)正越來越多地采用定制的系統(tǒng)級(jí)芯片(SoC，System-on-Chip)，以創(chuàng)造更加小巧、更低成本、更
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DARPA：人工智能需要ASIC芯片我們正在努力

　　上周三，美國國防部高級(jí)研究計(jì)劃局(DARPA)宣布，為了幫助人工智能技術(shù)獲得長(zhǎng)足發(fā)展，他們即將開展兩項(xiàng)新項(xiàng)目，開發(fā)新一代計(jì)算機(jī)芯片。DARPA相信，開發(fā)專門應(yīng)用于人工智能領(lǐng)域的特制芯片將推動(dòng)該領(lǐng)域的不斷發(fā)展。　　特制芯片　　50年來，摩爾定律作為一項(xiàng)基本原理，一直推動(dòng)著計(jì)算機(jī)芯片微處理器的發(fā)展。 20世紀(jì)60年代，英特爾聯(lián)合創(chuàng)始人Gordon Moore在經(jīng)過一系列的觀察后，得出了一個(gè)推測(cè)，他推測(cè)集成電路上晶體管的數(shù)量，約每隔18-24個(gè)月便會(huì)增加一倍，微芯片的性能也會(huì)得到有效的提升。但現(xiàn)在的
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ASIC廠商大戰(zhàn)AI芯片市場(chǎng)，這家公司可能成為最大黑馬？

　　人工智能(AI)現(xiàn)在的熱度節(jié)節(jié)攀升。這項(xiàng)技術(shù)存在了數(shù)十年之久，一直不溫不火，但它最近已經(jīng)成為數(shù)據(jù)中心分析、自動(dòng)駕駛汽車和增強(qiáng)現(xiàn)實(shí)等應(yīng)用的焦點(diǎn)。這項(xiàng)技術(shù)怎么就重獲新生了呢?在我看來，人工智能迅速走熱的趨勢(shì)是由兩種力量所推動(dòng)的：訓(xùn)練人工智能系統(tǒng)所需要的數(shù)據(jù)的大爆發(fā)和可以大大加快訓(xùn)練進(jìn)程的新技術(shù)的出現(xiàn)。下面，我們分別從這兩個(gè)方面進(jìn)行一下解讀。　　數(shù)據(jù)就是人工智能世界的貨幣。沒有大量的已知結(jié)果，就無法進(jìn)行推論和機(jī)器學(xué)習(xí)。得益于數(shù)據(jù)中心領(lǐng)域幾個(gè)巨無霸的強(qiáng)力推動(dòng)，各種數(shù)據(jù)庫正處于如火如荼的建設(shè)中。谷歌已經(jīng)積累
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想成為一個(gè)優(yōu)秀的硬件工程師，你需要具備這些能力！

　　一個(gè)好的硬件工程師實(shí)際上就是一個(gè)項(xiàng)目經(jīng)理，你需要從外界交流獲取對(duì)自己設(shè)計(jì)的需求，然后匯總，分析成具體的硬件實(shí)現(xiàn)。還要跟眾多的芯片和方案供應(yīng)商聯(lián)系，從中挑選出合適的方案，當(dāng)原理圖完成后，你需要組織同事來進(jìn)行配合評(píng)審和檢查，還要和CAD工程師一起工作來完成PCB的設(shè)計(jì)。與此同時(shí)，要準(zhǔn)備好BOM清單，開始采購和準(zhǔn)備物料，聯(lián)系加工廠家完成板的貼裝?！薄　』局R(shí)　　1) 基本設(shè)計(jì)規(guī)范　　2) CPU基本知識(shí)、架構(gòu)、性能及選型指導(dǎo)　　3) MOTOROLA公司的PowerPC系列基
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如何利用FPGA進(jìn)行時(shí)序分析設(shè)計(jì)

　　FPGA(Field-Programmable Gate Array)，即現(xiàn)場(chǎng)可編程門陣列，它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。對(duì)于時(shí)序如何用FPGA來分析與設(shè)計(jì)，本文將詳細(xì)介紹?！　』镜碾娮酉到y(tǒng)如圖 1所示，一般自己的設(shè)計(jì)都需要時(shí)序分析，如圖 1所示的Design，上部分為時(shí)序組合邏輯，下部分只有組合邏輯。而對(duì)其進(jìn)行時(shí)序分析時(shí)，一般都以時(shí)鐘為參考的，因此一般主要分析
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如何采用SystemVerilog來改善基于FPGA的ASIC原型

ASIC在解決高性能復(fù)雜設(shè)計(jì)概念方面提供了一種解決方案,但是ASIC也是高投資風(fēng)險(xiǎn)的,如90nm ASIC/SoC設(shè)計(jì)大約需要2000萬美元開發(fā)成本.為了降低成本,現(xiàn)在可采用FPGA來實(shí)現(xiàn)ASIC.但是,但ASIC集成度較大時(shí),需要幾個(gè)FPGA來實(shí)現(xiàn),這就需要考慮如何來連接ASIC設(shè)計(jì)中所有的邏輯區(qū)塊.采用SystemVerilog,可以簡(jiǎn)化這一問題.
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ASIC中的異步時(shí)序設(shè)計(jì)

絕大部分的ASIC設(shè)計(jì)工程師在實(shí)際工作中都會(huì)遇到異步設(shè)計(jì)的問題，本文針對(duì)異步時(shí)序產(chǎn)生的問題，介紹了幾種同步的策略，特別是結(jié)繩法和異步FIFO的異步比較法都是比較新穎的方法。
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在選用FPGA進(jìn)行設(shè)計(jì)時(shí)如何降低功耗

傳統(tǒng)意義上，ASIC和CPLD是低功耗競(jìng)爭(zhēng)中當(dāng)仁不讓的贏家。但是由于相對(duì)成本較高，且用戶對(duì)高端性能和額外邏輯的要求也越來越多，在低功耗應(yīng)用中使用CPLD正在失去優(yōu)勢(shì)。ASIC也面臨相同的風(fēng)險(xiǎn)。而例如FPGA這樣日益增長(zhǎng)的可編程半導(dǎo)體器件正逐步成為備受青睞的解決方案。
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