FPGA/CPLD設(shè)計思想與技巧, 本文討論的四種常用FPGA/CPLD設(shè)計思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD邏輯設(shè)計的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計思想能在FPGA/CPLD設(shè)計工作中取得事半功倍的效果?！?/li>
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技巧 設(shè)計思想 FPGA/CPLD
FPGA MC-CDMA 基帶系統(tǒng) 移動通信 摘 要： MIMO技術(shù)、多載波技術(shù)與鏈路自適應(yīng)技術(shù)是未來移動通信系統(tǒng)最值得關(guān)注的幾種物理層技術(shù)。MIMO技術(shù)在提高系統(tǒng)頻譜利用率方面性能卓越，多載波CDMA技術(shù)則能有效地對抗頻率選
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CDMA 系統(tǒng) 設(shè)計 MC MIMO FPGA 空域 復(fù)用 基于
摘要：提出了一種基于FPGA 的數(shù)字幅頻均衡功率放大器的設(shè)計方案。系統(tǒng)在完成基于AD620前級小信號放大電路設(shè)計的基礎(chǔ)上，分析了阻帶網(wǎng)絡(luò)的幅頻特性；結(jié)合分析結(jié)果與FIR 濾波算法給出了相應(yīng)的濾波器組成方案。后級功
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FPGA 數(shù)字 幅頻均衡 方案
摘要：現(xiàn)代測試領(lǐng)城中，經(jīng)常需要信號發(fā)生器提供多種多樣的的測試信號去檢驗實際電路中存在的設(shè)計問題。傳統(tǒng)的信號發(fā)生器多采用模擬電路搭建。以正弦波信號發(fā)生器為例，結(jié)合DDS直接數(shù)字合成技術(shù)，基于FPGA設(shè)計其他外圍
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FPGA 正弦波信號 發(fā)生器
基于DSP的1553B總線系統(tǒng)設(shè)計與實現(xiàn),摘要：在研究1553B總線協(xié)議特點的基礎(chǔ)上，提出了一種基于DSP的1553B總線接口設(shè)計方案．詳細描述了硬件電路的實現(xiàn)及軟件驅(qū)動程序的編寫。在電路中采用DSPTMS320F2812為核心處理單元。BU-64843為1553B協(xié)議執(zhí)行元件，采
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DSP FPGA
多相濾波是實現(xiàn)數(shù)字下變頻及數(shù)字相干檢波的關(guān)鍵技術(shù)，是雷達、聲納和通信等系統(tǒng)中為數(shù)字信號處理提供高質(zhì)量的正交信號的有效手段。文中討論了多相濾波的基本原理，給出了采用多相濾波的方法對中頻帶限信號處理的仿真分析，并結(jié)合一款脈沖壓縮雷達中頻數(shù)字化接收機的實現(xiàn)方案進行工程驗證，結(jié)果表明，在技術(shù)指標(biāo)上可有效克服正交通道不一致問題，具有較高的應(yīng)用價值。
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FPGA 多相濾波 數(shù)字 相干檢波
基于FPGA的音樂播放控制電路設(shè)計, 隨著電子技術(shù)發(fā)展，電子電路的形式趨向復(fù)雜化，面對這一狀況，人們已經(jīng)清醒地認識到，要分析和設(shè)計復(fù)雜的電子系統(tǒng)人工的方法已不適用。依靠傳統(tǒng)的實驗教學(xué)已遠不能滿足社會對高新技術(shù)人才的培養(yǎng)需要。本文就一個
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控制 電路設(shè)計 播放 音樂 FPGA 基于
基于FMC標(biāo)準的FPGA夾層卡I/O設(shè)計, 面對似乎層出不窮的新 I/O 標(biāo)準，目前嵌入式系統(tǒng)設(shè)計人員繼續(xù)依靠 FPGA 來部署系統(tǒng)日益重要的外部 I/O 接口，這點絲毫不足為奇。FPGA 可提供大量可配置的 I/O，能在適當(dāng) IP 基礎(chǔ)上支持幾乎無限多種高度復(fù)雜的 I/O
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I/O 設(shè)計 夾層 FPGA FMC 標(biāo)準 基于
基于ARM的可定制MCU可承擔(dān)FPGA的工作,如今的產(chǎn)品生命周期可能短至六個月，因此在這種情況下要想取得定制ASIC的低成本、低功耗和高性能優(yōu)勢幾乎是不可能的。定制ASIC的設(shè)計周期通常要一年左右，這通常要比終端產(chǎn)品的生命周期還要長。另外，標(biāo)準單元ASIC還
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ARM MCU FPGA
采用90nm工藝制造的DDR3 SDRAM存儲器架構(gòu)支持總線速率為600 Mbps-1.6 Gbps (300-800 MHz)的高帶寬，工作電壓低至1.5V，因此功耗小，存儲密度更可高達2Gbits。該架構(gòu)無疑速度更快，容量更大，單位比特的功耗更低，但問
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SDRAM FPGA DDR3 存儲器
摘 要： 基于FPGA芯片Stratix II EP2S60F672C4設(shè)計了一個適用于寬帶數(shù)字接收機的帶寬可變的數(shù)字下變頻器（VB-DDC）。該VB-DDC結(jié)合傳統(tǒng)數(shù)字下變頻結(jié)構(gòu)與多相濾波結(jié)構(gòu)的優(yōu)點，實現(xiàn)了對輸入中頻信號的高效高速處理，同
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FPGA 寬帶數(shù)字 接收機 帶寬
隨著通信協(xié)議的發(fā)展及多樣化，協(xié)議處理部分PE在硬件轉(zhuǎn)發(fā)實現(xiàn)方面，普遍采用現(xiàn)有的商用芯片NP(Network Processor，網(wǎng)絡(luò)處理器)來完成，流量管理部分需要根據(jù)系統(tǒng)的需要進行定制或采用商用芯片來完成。在很多情況下NP
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FPGA Core 定制
DDS(DirectDigitalFreqiaencySynthesizers)廣泛應(yīng)用于雷達系統(tǒng)、數(shù)字通信、電子對抗、電子測量等民...
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DDFS DDWS FPGA
隨著SoC設(shè)計復(fù)雜度的提高，驗證所需時間已經(jīng)占到整個設(shè)計周期的70%以上，如何減少驗證時間成為一個十分重要...
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GPS 基帶驗證系統(tǒng) FPGA SoC
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