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基于VHDL的旋轉(zhuǎn)編碼器接口電路的實(shí)現(xiàn)
- 用VHDL語(yǔ)言設(shè)計(jì)的增量式旋轉(zhuǎn)編碼器接口電路,實(shí)現(xiàn)了四倍頻、雙向計(jì)數(shù)的功能以及與單片機(jī)的接口。給出了在MAX Plus II環(huán)境下的VHDL源代碼和時(shí)序仿真結(jié)果。本設(shè)計(jì)在角度測(cè)量、位移測(cè)量和高度測(cè)量等方面有廣泛的應(yīng)用價(jià)值。
- 關(guān)鍵字: 旋轉(zhuǎn)編碼器 VHDL 時(shí)序仿真
同步數(shù)字復(fù)接的設(shè)計(jì)及其FPGA技術(shù)實(shí)現(xiàn)
- 在簡(jiǎn)要介紹同步數(shù)字復(fù)接基本原理的基礎(chǔ)上,采用VHDL語(yǔ)言對(duì)同步數(shù)字復(fù)接各組成模塊進(jìn)行了設(shè)計(jì),并在ISE集成環(huán)境下進(jìn)行了設(shè)計(jì)描述、綜合、布局布線及時(shí)序仿真,取得了正確的設(shè)計(jì)結(jié)果,同時(shí)利用中小容量的FPGA實(shí)現(xiàn)了同步數(shù)字復(fù)接功能。
- 關(guān)鍵字: 同步數(shù)字復(fù)接 VHDL FPGA
VHDL語(yǔ)言為核心的EDA技術(shù)在醫(yī)學(xué)中的應(yīng)用方案
- 將VHDL與醫(yī)學(xué)相結(jié)合,勢(shì)必成為電子自動(dòng)化設(shè)計(jì)(EDA)一個(gè)全新的研究方向,本文主要研究將EDA通過(guò)VHDL應(yīng)用于醫(yī)學(xué),以對(duì)脈搏的測(cè)量為例,以實(shí)現(xiàn)數(shù)字系統(tǒng)對(duì)人體多種生理活動(dòng)及生理反應(yīng)的直觀精確測(cè)量。
- 關(guān)鍵字: EDA技術(shù) VHDL 系統(tǒng)級(jí)描述
基于FPGA的全數(shù)字交流伺服系統(tǒng)信號(hào)處理
- 在交流伺服驅(qū)動(dòng)系統(tǒng)概念的基礎(chǔ)上,提出了基于ACTEL現(xiàn)場(chǎng)可編程邏輯器件APA300的光電編碼器與光柵尺信號(hào)處理電路設(shè)計(jì)原理,該電路由4倍頻細(xì)分、辨向電路、計(jì)數(shù)電路組成,信號(hào)處理模塊通過(guò)VHDL語(yǔ)言實(shí)現(xiàn)。
- 關(guān)鍵字: 交流伺服系統(tǒng) VHDL FPGA 光柵尺信號(hào)處理
基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計(jì)
- 介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)敘述了其工作原理和設(shè)計(jì)思想,并用可編程邏輯器件FPGA予以實(shí)現(xiàn)。
- 關(guān)鍵字: VHDL 數(shù)字鎖相環(huán) FPGA
步進(jìn)電機(jī)定位控制系統(tǒng)的VHDL程序設(shè)計(jì)
- 本文給出了步進(jìn)電機(jī)定位控制系統(tǒng)的VHDL程序。
- 關(guān)鍵字: 步進(jìn)電機(jī) VHDL 步進(jìn)角
基于VHDL的HDB3編碼器設(shè)計(jì)
- 利用四進(jìn)程和結(jié)構(gòu)化設(shè)計(jì)兩種不同的VHDL程序設(shè)計(jì)方法,對(duì)HDB3編碼器進(jìn)行了設(shè)計(jì)、實(shí)現(xiàn)和功能分析。設(shè)計(jì)的兩種編碼器在Quartus Ⅱ7.2中進(jìn)行了功能分析,并且下載到EP2C5T144C6中實(shí)現(xiàn)了HDB3編碼轉(zhuǎn)換功能。分析與實(shí)驗(yàn)結(jié)果表明,所設(shè)計(jì)的兩種HDB3編碼器,具有好的編碼功能。其中,結(jié)構(gòu)化設(shè)計(jì)的HDB3編碼器對(duì)FPGA邏輯單元、寄存器的占用分別減少了18.5%和14.8%,具有較好的資源利用特性。
- 關(guān)鍵字: VHDL HDB3編碼器 結(jié)構(gòu)化設(shè)計(jì)
SDRAM控制器的設(shè)計(jì)與VHDL實(shí)現(xiàn)
- 介紹了SDRAM的存儲(chǔ)體結(jié)構(gòu)、主要控制時(shí)序和基本操作命令,并且結(jié)合實(shí)際系統(tǒng),給出了一種用FPGA實(shí)現(xiàn)的通用SDRAM控制器的方案。
- 關(guān)鍵字: VHDL 狀態(tài)機(jī) SDRAM
基于VHDL的時(shí)鐘分頻和觸發(fā)延遲電路在FPGA上的實(shí)現(xiàn)
- 在EAST分布式中央定時(shí)同步系統(tǒng)中,時(shí)鐘分頻和觸發(fā)延遲電路是分布式節(jié)點(diǎn)的核心。為了完成對(duì)基準(zhǔn)時(shí)鐘信號(hào)進(jìn)行多路任意整數(shù)倍的等占空比的分頻,并對(duì)輸入的觸發(fā)脈沖進(jìn)行多路任意時(shí)間的延遲輸出,本設(shè)計(jì)中采用VHDL語(yǔ)言進(jìn)行編程,實(shí)現(xiàn)了多路時(shí)鐘分頻信號(hào)的輸出和多路延遲輸出,特別是提高了奇數(shù)分頻和觸發(fā)延遲的時(shí)間精度,最后在QuartusⅡ9.0軟件上時(shí)設(shè)計(jì)的波形進(jìn)行分析,驗(yàn)證了該設(shè)計(jì)的可行性。
- 關(guān)鍵字: 觸發(fā)延遲 中央定時(shí)同步系統(tǒng) VHDL
Verilog HDL基礎(chǔ)之:Verilog HDL語(yǔ)言簡(jiǎn)介
- Verilog HDL是硬件描述語(yǔ)言的一種,用于數(shù)字電子系統(tǒng)設(shè)計(jì)。它允許設(shè)計(jì)者用它來(lái)進(jìn)行各種級(jí)別的邏輯設(shè)計(jì),可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語(yǔ)言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng)的。
- 關(guān)鍵字: VerilogHDL VHDL Verilog-XL 華清遠(yuǎn)見(jiàn)
基于VHDL的AVS環(huán)路濾波器設(shè)計(jì)
- AVS 視頻標(biāo)準(zhǔn)中,自適應(yīng)環(huán)路器在實(shí)現(xiàn)時(shí)存在許多條件運(yùn)算(如濾波強(qiáng)度的計(jì)算、邊界閾值和跳轉(zhuǎn)等的計(jì)算)及其對(duì)于數(shù)據(jù)的訪問(wèn)比較繁瑣,使得濾波器的算法復(fù)雜度很高。并且塊效應(yīng)可能會(huì)出現(xiàn)在每個(gè)8x8 塊的邊界上。而該濾波器以8x8 塊為單位進(jìn)行濾波,減少對(duì)存儲(chǔ)器的訪問(wèn),加快了處理速度,大大節(jié)省了算法的硬件實(shí)現(xiàn)面積。并且適當(dāng)增加片上存儲(chǔ)空間來(lái)緩解外存的壓力來(lái)提高濾波模塊的效率,采用VHDL 語(yǔ)言進(jìn)行設(shè)計(jì)、仿真,通過(guò)FPGA驗(yàn)證。綜合仿真結(jié)果表明,該設(shè)計(jì)占用資源較少。
- 關(guān)鍵字: AVS 環(huán)路濾波 VHDL
基于VHDL的智能溫室環(huán)境測(cè)控系統(tǒng)專(zhuān)用CPU設(shè)計(jì)
- 智能溫室是近年逐步發(fā)展起來(lái)的一種資源節(jié)約型高效農(nóng)業(yè)發(fā)展技術(shù),目前國(guó)內(nèi)大多以單片機(jī)、通用計(jì)算機(jī)作為溫室系統(tǒng)處理器,由于基于單因子和成本問(wèn)題,其智能化和效率有待提高。在此通過(guò)對(duì)目前智能溫室控制器的分析研究,提出并設(shè)計(jì)了一款16位的的單總線專(zhuān)用CPU,且專(zhuān)門(mén)針對(duì)于智能溫室測(cè)控系統(tǒng)設(shè)計(jì)了一個(gè)浮點(diǎn)運(yùn)算器和n個(gè)Comparray比較器,并使用VHDL
- 關(guān)鍵字: VHDL 溫室控制系統(tǒng) 浮點(diǎn)運(yùn)算器 Comparray比較器
vhdl 介紹
VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底,VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本,IEEE-1076(簡(jiǎn)稱(chēng)87版)之后,各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境,或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后 [ 查看詳細(xì) ]
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