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高云半導體自主研發(fā)的邏輯綜合工具Gowin Synthesis支持VHDL硬件描述語言

全球增長最快的可編程邏輯公司-廣東高云半導體科技股份有限公司（以下簡稱“高云半導體”）近日宣布，高云半導體自主研發(fā)的邏輯綜合工具Gowin Synthesis支持VHDL（Very-High-Speed Integrated Circuit Hardware Description Language）硬件描述語言流程綜合。VHDL語言誕生于1982年，最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言。1987年，VHDL被IEEE確認為標準硬件描述語言。VHDL
關(guān)鍵字：半導體 VHDL

一文看懂VHDL和Verilog有何不同

　　當前最流行的硬件設(shè)計語言有兩種，即 VHDL 與 Verilog HDL，兩者各有優(yōu)劣，也各有相當多的擁護者。VHDL 語言由美國軍方所推出，最早通過國際電機工程師學會(IEEE)的標準，在北美及歐洲應(yīng)用非常普遍。而 Verilog HDL 語言則由 Gateway 公司提出，這家公司輾轉(zhuǎn)被Cadence所購并，并得到Synopsys的支持。在得到這兩大 EDA 公司的支持后，也隨后通過了 IEEE 標準，在美國、日本及中國臺灣地區(qū)使用非常普遍?！　∥覀儼堰@兩種語言具體比較下：　　1.整體結(jié)構(gòu)　　點評
關(guān)鍵字： VHDL Verilog

VHDL語言實現(xiàn)的幀同步算法

數(shù)字通信網(wǎng)中，幀同步是同步復接設(shè)備中最重要的部分，他包括幀同步碼的產(chǎn)生和幀同步碼的識別，其中接收端的幀同步識別電路的結(jié)構(gòu)對同步性能的影響是主
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基于CPLD的測試系統(tǒng)接口設(shè)計

介紹了一種用CPLD(復雜可編程邏輯器件)作為核心控制電路的測試系統(tǒng)接口，通過時cPLD和竹L電路的比較及cPLD在系統(tǒng)中實現(xiàn)的強大功能，論述了CPLD在測試系
關(guān)鍵字： EDA CPLD 測試系統(tǒng)接口 VHDL

基于VHDL邏輯電路設(shè)計與應(yīng)用

隨著集成電路技術(shù)的高速發(fā)展，VHDL已成為設(shè)計數(shù)字硬件時常用的一種重要手段。介紹EDA技術(shù)及VHDL語言特點，以串行加法器為例，分析串行加法器的工作原理
關(guān)鍵字： EDA VHDL 串行加法器

基于FPGA的Petri網(wǎng)的硬件實現(xiàn)

Petri網(wǎng)是異步并發(fā)現(xiàn)象建模的重要工具，Petri網(wǎng)的硬件實現(xiàn)將為并行控制器的設(shè)計提供一種有效的途徑.本文在通用的EDA軟件Max+PlusII中，研究了基本Petr
關(guān)鍵字： EDA技術(shù) FPGA VHDL Petri網(wǎng)

基于FPGA的數(shù)字密碼鎖

基于FPGA的數(shù)字密碼鎖-本文介紹了一種以FPGA 為基礎(chǔ)的數(shù)字密碼鎖。采用自頂向下的數(shù)字系統(tǒng)設(shè)計方法，將數(shù)字密碼鎖系統(tǒng)分解為若干子系統(tǒng)，并且進一步細劃為若干模塊，然后用硬件描述語言VHDL 來設(shè)計這些模塊，同時進行硬件測試。
關(guān)鍵字： VHDL FPGA 液晶顯示驅(qū)動 QuartusII

引入EDA技術(shù)進行數(shù)字電路設(shè)計的方案

本文介紹了EDA技術(shù)主要特點和功能，并對將EDA技術(shù)引入到數(shù)字電路設(shè)計工作方案進行了探討。
關(guān)鍵字： EDA技術(shù) PCB SOC芯片 VHDL

基于VHDL語言為核心的EDA技術(shù)在醫(yī)學中的應(yīng)用

VHDL超高速集成電路硬件描述語言是隨著集成電路系統(tǒng)化和高度集成化逐步發(fā)展起來的，是一種用于數(shù)字系統(tǒng)設(shè)計、測試，面向多領(lǐng)域、多層次的IEEE標準硬件描述語言。
關(guān)鍵字： VHDL Max+PlusⅡ EDA

EDA中的車載DVD位控主要VHDL源程序

EDA中的車載DVD位控主要VHDL源程序
關(guān)鍵字：車載DVD VHDL EDA 源程序

FPGA系列相關(guān)圖書介紹

FPGA系列相關(guān)圖書介紹
關(guān)鍵字： VHDL FPGA CPLD AltiumDesign XilinxISE

基于FPGA的數(shù)字式心率計的設(shè)計實現(xiàn)

心率計是常用的醫(yī)學檢查設(shè)備，實時準確的心率測量在病人監(jiān)控、臨床治療及體育競賽等方面都有著廣泛的應(yīng)用。心率測量包括瞬時心率測量和平均心率測量。瞬時心率不僅能夠反映心率的快慢。同時能反映心率是否勻齊；平均心率雖只能反映心率的快慢，但記錄方便，因此這兩個參數(shù)在測量時都是必要的。
關(guān)鍵字： VHDL 數(shù)字式 FPGA 心率計設(shè)計

VHDL結(jié)構(gòu)體的行為描述法

所謂結(jié)構(gòu)體的行為描述（behavioral descriptions），即對設(shè)計實體按算法的路徑來描述。行為描述在EDA工程中稱為高層次描述或高級描述，
關(guān)鍵字： VHDL 結(jié)構(gòu)體行為描述法

異步FIFO的VHDL設(shè)計

本文給出了一個利用格雷碼對地址編碼的羿步FIFO的實現(xiàn)方法，并給出了VHDL程序，以解決異步讀寫時鐘引起的問題。
關(guān)鍵字：異步 FIFO VHDL 設(shè)計

VHDL結(jié)構(gòu)體的結(jié)構(gòu)化描述法

在結(jié)構(gòu)體中，設(shè)計任務(wù)的程序包內(nèi)定義了一個8輸入與門（and8）和一個二異或非門（xnor2）。把該程序包編譯到庫中，可通過USE從句來調(diào)用這些元件，并從work庫中的gatespkg程序包里獲取標準化元件。
關(guān)鍵字： VHDL 結(jié)構(gòu)體結(jié)構(gòu)化描述法

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VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言。自IEEE公布了VHDL的標準版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。此后 [ 查看詳細 ]

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