高性能處理器的負載點電源設(shè)計

　　如果內(nèi)核與 I/O 上電之間要求有幾毫秒的短暫間隔，那么可實施逐次排序 (sequential sequencing)，具體順序隨意。其方法之一很簡單，就是將一個穩(wěn)壓器的POWERGOOD 引腳連接至另一個穩(wěn)壓器的 ENABLE 引腳即可。另一種方法則是采用熱插拔類型的定序集成電路來控制每個電壓電平的打開和關(guān)閉。這能夠?qū)崿F(xiàn)靈活性，但也會占用板級空間，并增加成本。
　　如果我們需要最小化上電與斷電期間的內(nèi)核與 I/O 電壓差動的話，那么就可采用同時排序。在實施同時排序時，內(nèi)核與 I／O 電壓彼此跟蹤，直至達到所理想的較低電壓電平為止。這時，較低的電壓在其穩(wěn)壓點上不再上升，而較高電壓繼續(xù)上升。德州儀器 (TI) 推出了帶有 TRACKIN 引腳的 TPS54x80 開關(guān)穩(wěn)壓器和帶有自動跟蹤功能的 PTH 系列 DC/DC 模塊，它們都可用于實施同時排序。圖2顯示了上電過程中的內(nèi)核與 I/O 電壓跟蹤情況。
　　如果在內(nèi)核處于“打開” 很久前就施加 I/O 電壓，而且內(nèi)核與 I/O 電壓之間必須存在最小增量，那么我們可方便地實施預(yù)偏置方法。在這種情況下，處理器制造商建議在上電前用二極管對內(nèi)核電壓進行預(yù)偏置。二極管上的電壓下降在內(nèi)核與 I/O 電壓之間保持最小增量。采用同步補償 DC/DC 轉(zhuǎn)換器時，應(yīng)確保低壓側(cè)MOSFET 在啟動過程中保持關(guān)閉，否則已經(jīng)施加給內(nèi)核的失調(diào)電壓就會在 DC/DC 轉(zhuǎn)換器啟動時匯至接地，這可能會損壞二極管。內(nèi)核電壓隨二極管電壓下降而隨 I/O 電壓相應(yīng)變動，這表明處理器的內(nèi)核電壓在打開前已經(jīng)有了偏移值。隨后，內(nèi)核在失調(diào)電壓的基礎(chǔ)上斜線上升，直至達到所需的電壓電平為止。圖3給出了預(yù)偏置啟動波形圖的一個示例。TPS54x73 開關(guān)穩(wěn)壓器與 PTH 系列 DC/DC 模塊可用于實施預(yù)偏置啟動。

　　為 PLL 供電
　　許多較新型的處理器除了內(nèi)核與 I/O 電壓之外還要求單獨的 PLL（鎖相環(huán)）電源。如果執(zhí)行代碼時PLL的電壓處于最小和最大容限之外，而且很不穩(wěn)定，那么就可能會導(dǎo)致數(shù)據(jù)損壞，或處理器鎖死。我們可采用簡單的預(yù)防措施，如使用電源電壓監(jiān)控器 (SVS) 等，來保護數(shù)據(jù)的完整性。內(nèi)核與 I/O 電壓穩(wěn)定后，PLL電壓的容限必須在一定的時鐘周期之內(nèi)，如在執(zhí)行任何代碼前容限必須保持在最大1,000 個時鐘周期內(nèi)。某些處理器包括內(nèi)置的SVS功能，可讓PLL電壓趨于穩(wěn)定。如果您的處理器不具備上述的內(nèi)部處理功能，那么可采用電壓容限要求較嚴格的電源電壓監(jiān)控器來確認內(nèi)核與 I/O 穩(wěn)定性。請確保監(jiān)控器的“RESET”時間大于 PLL 電壓穩(wěn)定下來所需的時鐘周期數(shù)。電源紋波抑制 (PSRR) 較強的低壓降調(diào)節(jié)器（如 TPS79xxx 系列）有助于降低不必要的噪聲尖峰進入 PLL。

　　總結(jié)
　　目前，先進的高性能處理器需要高性能負載點電源。更大的旁路電容、排序、浪涌電流、精度調(diào)節(jié)以及 PLL 供電電壓監(jiān)控都是目前負載點電源所必須解決的問題。5年以前適用的電源解決方案可能已不再適用于較新型的處理器。請記住，DC/DC穩(wěn)壓器是針對特定市場和終端設(shè)備而專門設(shè)計的，有著特定的成本和性能目標。