細看晶圓代工之爭，納米制程是什么？

　　最近，三星以及臺積電在先進半導(dǎo)體制程打得相當(dāng)火熱，彼此都想要在晶圓代工中搶得先機以爭取訂單，幾乎成了 14 奈米與 16 奈米之爭，然而 14 奈米與 16 奈米這兩個數(shù)字的究竟意義為何，指的又是哪個部位?而在縮小制程后又將來帶來什么好處與難題?以下我們將就奈米制程做簡單的說明。

　　奈米到底有多細微?

　　在開始之前，要先了解奈米究竟是什么意思。在數(shù)學(xué)上，奈米是 0.000000001 公尺，但這是個相當(dāng)差的例子，畢竟我們只看得到小數(shù)點后有很多個零，卻沒有實際的感覺。如果以指甲厚度做比較的話，或許會比較明顯。

　　用尺規(guī)實際測量的話可以得知指甲的厚度約為 0.0001 公尺(0.1 毫米)，也就是說試著把一片指甲的側(cè)面切成 10 萬條線，每條線就約等同于 1 奈米，由此可略為想像得到 1 奈米是何等的微小了。

　　知道奈米有多小之后，還要理解縮小制程的用意，縮小電晶體的最主要目的，就是可以在更小的晶片中塞入更多的電晶體，讓晶片不會因技術(shù)提升而變得更大;其次，可以增加處理器的運算效率;再者，減少體積也可以降低耗電量;最后，晶片體積縮小后，更容易塞入行動裝置中，滿足未來輕薄化的需求。

　　再回來探究奈米制程是什么，以 14 奈米為例，其制程是指在晶片中，線最小可以做到 14 奈米的尺寸，下圖為傳統(tǒng)電晶體的長相，以此作為例子?？s小電晶體的最主要目的就是為了要減少耗電量，然而要縮小哪個部分才能達到這個目的?左下圖中的 L 就是我們期望縮小的部分。藉由縮小閘極長度，電流可以用更短的路徑從 Drain 端到 Source 端(有興趣的話可以利用 Google 以 MOSFET 搜尋，會有更詳細的解釋)。

　　此外，電腦是以 0 和 1 作運算，要如何以電晶體滿足這個目的呢?做法就是判斷電晶體是否有電流流通。當(dāng)在 Gate 端(綠色的方塊)做電壓供給，電流就會從 Drain 端到 Source 端，如果沒有供給電壓，電流就不會流動，這樣就可以表示 1 和 0。(至于為什么要用 0 和 1 作判斷，有興趣的話可以去查布林代數(shù)，我們是使用這個方法作成電腦的)

　　尺寸縮小有其物理限制

　　不過，制程并不能無限制的縮小，當(dāng)我們將電晶體縮小到 20 奈米左右時，就會遇到量子物理中的問題，讓電晶體有漏電的現(xiàn)象，抵銷縮小 L 時獲得的效益。作為改善方式，就是導(dǎo)入 FinFET(Tri-Gate)這個概念，如右上圖。在 Intel 以前所做的解釋中，可以知道藉由導(dǎo)入這個技術(shù)，能減少因物理現(xiàn)象所導(dǎo)致的漏電現(xiàn)象。

　　更重要的是，藉由這個方法可以增加 Gate 端和下層的接觸面積。在傳統(tǒng)的做法中(左上圖)，接觸面只有一個平面，但是采用 FinFET(Tri-Gate)這個技術(shù)后，接觸面將變成立體，可以輕易的增加接觸面積，這樣就可以在保持一樣的接觸面積下讓 Source-Drain 端變得更小，對縮小尺寸有相當(dāng)大的幫助。

　　最后，則是為什么會有人說各大廠進入 10 奈米制程將面臨相當(dāng)嚴峻的挑戰(zhàn)，主因是 1 顆原子的大小大約為 0.1 奈米，在 10 奈米的情況下，一條線只有不到 100 顆原子，在制作上相當(dāng)困難，而且只要有一個原子的缺陷，像是在制作過程中有原子掉出或是有雜質(zhì)，就會產(chǎn)生不知名的現(xiàn)象，影響產(chǎn)品的良率。

　　如果無法想像這個難度，可以做個小實驗。在桌上用 100 個小珠子排成一個 10×10 的正方形，并且剪裁一張紙蓋在珠子上，接著用小刷子把旁邊的的珠子刷掉，最后使他形成一個 10×5 的長方形。這樣就可以知道各大廠所面臨到的困境，以及達成這個目標(biāo)究竟是多么艱鉅。

　　隨著三星以及臺積電在近期將完成 14 奈米、16 奈米 FinFET 的量產(chǎn)，兩者都想爭奪 Apple 下一代的 iPhone 晶片代工，我們將看到相當(dāng)精彩的商業(yè)競爭，同時也將獲得更加省電、輕薄的手機，要感謝摩爾定律所帶來的好處呢。