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FPGA開(kāi)發(fā)外設(shè)子板模塊電路設(shè)計(jì)詳解

　　FPGA(Field-Programmable Gate Array)，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA的開(kāi)發(fā)相對(duì)于傳統(tǒng)PC、單片機(jī)的開(kāi)發(fā)有很大不同。FPGA以并行運(yùn)算為主，以硬件描述語(yǔ)言來(lái)實(shí)現(xiàn);相比于PC或單片機(jī)(無(wú)論是馮諾依曼結(jié)構(gòu)還是哈佛結(jié)構(gòu))的順序操作有很大區(qū)別，也造成了FPGA開(kāi)發(fā)入門較難。目前國(guó)內(nèi)有專
關(guān)鍵字： FPGA A/D

基于FPGA的915MHz射頻讀卡器設(shè)計(jì)

　　射頻識(shí)別(RFID)技術(shù)是一種非接觸式的自動(dòng)識(shí)別技術(shù)，通過(guò)射頻信號(hào)自動(dòng)識(shí)別目標(biāo)對(duì)象并獲取相關(guān)信息。通常RFID系統(tǒng)主要由應(yīng)用軟件、射頻卡以及讀卡器三部分構(gòu)成[1]。相對(duì)于低頻段的RFID系統(tǒng)，工作在860 MHz～960 MHz的超高頻段(UHF)RFID系統(tǒng)有著讀取距離遠(yuǎn)、閱讀速度快等優(yōu)點(diǎn)，是目前國(guó)際上RFID技術(shù)發(fā)展的熱點(diǎn)[2]。讀卡器的設(shè)計(jì)是RFID系統(tǒng)設(shè)計(jì)中的關(guān)鍵部分，設(shè)計(jì)方案有很多種。FPGA[3]具有開(kāi)發(fā)簡(jiǎn)單、靜態(tài)可重復(fù)編程和動(dòng)態(tài)在線編程的特點(diǎn)，已經(jīng)成為當(dāng)今應(yīng)用最廣泛的可編程專用集成電路。
關(guān)鍵字： FPGA 讀卡器

FPGA的系統(tǒng)架構(gòu)組成和器件互聯(lián)問(wèn)題

　　通常來(lái)講，“一個(gè)好漢三個(gè)幫”，一個(gè)完整的嵌入式系統(tǒng)中由單獨(dú)一個(gè)FPGA使用的情況較少。通常由多個(gè)器件組合完成，例如由一個(gè)FPGA+CPU來(lái)構(gòu)成。通常為一個(gè)FPGA+ARM，ARM負(fù)責(zé)軟件配置管理，界面輸入外設(shè)操作等操作，F(xiàn)PGA負(fù)責(zé)大數(shù)據(jù)量運(yùn)算，可以看做CPU的專用協(xié)處理器來(lái)使用，也常會(huì)用于擴(kuò)展外部接口。常用的有ARM+FPGA，DSP+FPGA，或者網(wǎng)絡(luò)處理器+FPGA等種種架構(gòu)形式，這些架構(gòu)形式構(gòu)成整個(gè)高速嵌入式設(shè)備的處理形態(tài)。　　不得不說(shuō)的是，隨著技術(shù)的進(jìn)步，現(xiàn)在CP
關(guān)鍵字： ARM FPGA

從數(shù)字PWM信號(hào)獲得準(zhǔn)確、快速穩(wěn)定的模擬電壓

　　引言　　脈寬調(diào)制(PWM)是從微控制器或FPGA等數(shù)字器件產(chǎn)生模擬電壓的一種常用方法。大多數(shù)微控制器都具有內(nèi)置的專用PWM產(chǎn)生外設(shè)，而且其僅需幾行RTL代碼即可從FPGA產(chǎn)生一個(gè)PWM信號(hào)。如果模擬信號(hào)的性能要求不是太嚴(yán)格，那么這就是一種簡(jiǎn)單和實(shí)用的方法，因?yàn)樗恍枰粋€(gè)輸出引腳，而且與具有一個(gè)SPI或I2C接口的數(shù)模轉(zhuǎn)換器(DAC)相比，其代碼開(kāi)銷是非常低。圖1示出了一款典型應(yīng)用，其采用一個(gè)經(jīng)濾波的數(shù)字輸出引腳來(lái)產(chǎn)生一個(gè)模擬電壓。　　該方案的諸多不足之處您不必深究就能發(fā)現(xiàn)。理想情況下，一個(gè)1
關(guān)鍵字： PWM FPGA

FPGA和DDS在信號(hào)源中的應(yīng)用

　　1引言　　DDS同DSP(數(shù)字信號(hào)處理)一樣，是一項(xiàng)關(guān)鍵的數(shù)字化技術(shù)。DDS是直接數(shù)字式頻率合成器(DirectDigitalSynthesizer)的英文縮寫(xiě)。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時(shí)間等優(yōu)點(diǎn)，廣泛使用在電信與電子儀器領(lǐng)域，是實(shí)現(xiàn)設(shè)備全數(shù)字化的一個(gè)關(guān)鍵技術(shù)。在各行各業(yè)的測(cè)試應(yīng)用中，信號(hào)源扮演著極為重要的作用。但信號(hào)源具有許多不同的類型，不同類型的信號(hào)源在功能和特性上各不相同，分別適用于許多不同的應(yīng)用。目前，最常見(jiàn)的信號(hào)源類型包括任意波形發(fā)生器，函數(shù)發(fā)
關(guān)鍵字： FPGA DDS

基于FPGA的光纖陀螺儀模擬表頭及其測(cè)試系統(tǒng)

　　光纖陀螺是激光陀螺的一種，是慣性技術(shù)和光電子技術(shù)緊密結(jié)合的產(chǎn)物。它利用Sagnac干涉效應(yīng)，用光纖構(gòu)成環(huán)形光路，并檢測(cè)出隨光纖環(huán)的轉(zhuǎn)動(dòng)而產(chǎn)生的兩路超輻射光束之間的相位差，由此計(jì)算出光纖環(huán)旋轉(zhuǎn)的角速度。光纖陀螺儀主要由兩個(gè)部分組成。伺服于表頭的調(diào)制解調(diào)電路根據(jù)輸進(jìn)的電信號(hào)，經(jīng)過(guò)相應(yīng)的變換后形成反饋信號(hào)送至表頭的相位調(diào)制器中。在實(shí)際的應(yīng)用過(guò)程中，相應(yīng)的調(diào)制解調(diào)電路應(yīng)該根據(jù)溫度、振動(dòng)等情況做出相應(yīng)的改變，才能最大限度地保證陀螺的精度要求。本文設(shè)計(jì)了一種基于FPGA的測(cè)試系統(tǒng)，模擬光纖陀螺儀的表頭，并檢測(cè)調(diào)制
關(guān)鍵字： FPGA 陀螺儀

基于Nios II的機(jī)器人視覺(jué)伺服控制器的研究與設(shè)計(jì)

　　引言　　Altera公司的Nios II處理器是可編程邏輯器件的軟核處理器。NiosII軟核處理器和存儲(chǔ)器、I/O接口等外設(shè)可嵌入到FPGA中，組成一個(gè)可編程單芯片系統(tǒng)(SOPC)，大大降低了系統(tǒng)的成本、體積和功耗。適合網(wǎng)絡(luò)、電信、數(shù)據(jù)通信、嵌入式和消費(fèi)市場(chǎng)等各種嵌入式應(yīng)用場(chǎng)合。　　本文提出一個(gè)基于Nios II處理器結(jié)構(gòu)的系統(tǒng)用于實(shí)現(xiàn)機(jī)器人實(shí)時(shí)運(yùn)動(dòng)檢測(cè)跟蹤，使用線性卡爾曼濾波器算法來(lái)快速完成運(yùn)動(dòng)估計(jì)及進(jìn)一步分析和校正，算法中的乘除利用MATLAB/DSP Builder生成的模塊作為Nios
關(guān)鍵字： Nios II FPGA

基于DSP+CPLD的伺服控制卡的設(shè)計(jì)

　　0 引言　　隨著先進(jìn)制造技術(shù)的迅速發(fā)展，對(duì)運(yùn)動(dòng)控制的精度要求也越來(lái)越高，而運(yùn)動(dòng)伺服控制系統(tǒng)的性能很大程度上取決于伺服控制算法，通過(guò)運(yùn)動(dòng)控制與智能控制的融合，從改進(jìn)傳統(tǒng)的PID控制，到現(xiàn)代的最優(yōu)控制、自適應(yīng)控制、智能控制技術(shù)，應(yīng)用先進(jìn)的智能控制策略達(dá)到高質(zhì)量的運(yùn)動(dòng)控制效果，已經(jīng)成為當(dāng)前研究的一個(gè)熱點(diǎn)。　　由于運(yùn)動(dòng)伺服控制系統(tǒng)中存在負(fù)載模型參數(shù)的變化，機(jī)械摩擦、電機(jī)飽和等非線性因素，造成受控對(duì)象的非線性和模型不確定性，使得需要依靠精確的數(shù)學(xué)模型，系統(tǒng)模型參數(shù)的常規(guī)PID控制很難獲得超高精度、快響
關(guān)鍵字： DSP CPLD

基于FPGA的三軸伺服控制器的設(shè)計(jì)優(yōu)化

　　目前伺服控制器的設(shè)計(jì)多以DSP或MCU為控制核心，但DSP的靈活性不如FPGA，且在某些環(huán)境比較惡劣的條件如高溫高壓下DSP的應(yīng)用效果會(huì)大打折扣，因此以FPGA為控制核心，對(duì)應(yīng)用于機(jī)載三軸伺服控制平臺(tái)的控制器進(jìn)行了設(shè)計(jì)與優(yōu)化。　　1 總體方案　　FPGA(Field-Prograromable Gate Array，現(xiàn)場(chǎng)可編程門陣列)是在PAL，GAL，CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。FPGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個(gè)概念，內(nèi)部包括可配置
關(guān)鍵字： FPGA 伺服控制器

基于CPLD的編碼器解碼接口、PWM輸出方案及其在運(yùn)動(dòng)控制卡和伺服驅(qū)動(dòng)器中的應(yīng)用

　　引言　　在數(shù)控機(jī)床或其他數(shù)控設(shè)備中，往往都會(huì)用到光柵尺或編碼器等位置傳感部件，用以來(lái)測(cè)量機(jī)械運(yùn)動(dòng)部件的實(shí)際運(yùn)動(dòng)位置及速度信息。那么光柵尺或編碼器測(cè)量到的數(shù)值，就需要專門的接收部件來(lái)處理。一般的編碼器輸出的信號(hào)是AB(或ABZ)相正交編碼信號(hào)，之所以這樣編碼也是為了將方向信息加入碼流，同時(shí)也有利抗干擾等方面的處理。因此在接收這個(gè)信號(hào)時(shí)就需要專門的解碼接口電路，將所得的數(shù)據(jù)也就是實(shí)際運(yùn)動(dòng)位置/位置信息傳遞給處理單元，或通過(guò)總線(比如PCI)傳遞給數(shù)控設(shè)備的中央控制系統(tǒng)中，讓控制系統(tǒng)的軟硬件根據(jù)測(cè)來(lái)的實(shí)
關(guān)鍵字： PWM CPLD

基于FPGA的伺服驅(qū)動(dòng)器分周比設(shè)計(jì)與實(shí)現(xiàn)

　　引言　　電動(dòng)機(jī)是各類數(shù)控機(jī)床的重要執(zhí)行部件。要實(shí)現(xiàn)對(duì)電動(dòng)機(jī)的精確位置控制，轉(zhuǎn)子的位置必須能夠被精確的檢測(cè)出來(lái)。光電編碼器是目前最常用的檢測(cè)器件。光電編碼器分為增量式、絕對(duì)式和混合式。其中，增量式以其構(gòu)造簡(jiǎn)單，機(jī)械壽命長(zhǎng)，易實(shí)現(xiàn)高分辨率等優(yōu)點(diǎn)，已被廣泛采用。增量式光電編碼器輸出有A，B，Z三相信號(hào)，其中A相和B相相位相差90°，Z相是編碼器的“零位”，每轉(zhuǎn)只輸出一個(gè)脈沖。在應(yīng)用中，經(jīng)常需要對(duì)A相、B相正交脈沖按照一定的比例，即分周比進(jìn)行分頻。分頻的難點(diǎn)是，無(wú)論設(shè)定分
關(guān)鍵字： FPGA VHDL

小梅哥和你一起深入學(xué)習(xí)FPGA之?dāng)?shù)碼鐘（下）

　　圖中存在較多的模塊，因此在此將每個(gè)模塊的功能做簡(jiǎn)單介紹：　　另外，Clock_Control模塊為綜合模塊，內(nèi)部包含了時(shí)、分、秒、時(shí)鐘計(jì)數(shù)器模塊和時(shí)間設(shè)定模塊，該模塊的內(nèi)部結(jié)構(gòu)這里小梅哥不做過(guò)多介紹，詳細(xì)請(qǐng)參看代碼。　　五、代碼組織方式　　本實(shí)驗(yàn)主要學(xué)習(xí)由頂向下的設(shè)計(jì)流程，代碼均為常見(jiàn)風(fēng)格，這里不多做介紹。希望讀者能夠通過(guò)代碼架構(gòu)，學(xué)習(xí)領(lǐng)會(huì)這種自頂向下的設(shè)計(jì)結(jié)構(gòu)的優(yōu)勢(shì)。　　六、關(guān)鍵代碼解讀　　本設(shè)計(jì)中，頂層模塊主要實(shí)現(xiàn)了各個(gè)模塊的例化和數(shù)碼管顯示使能的多路控制，相信看了圖4
關(guān)鍵字： FPGA 數(shù)碼鐘

FPGA、CPU、DSP的競(jìng)爭(zhēng)與融合

　　對(duì)FPGA技術(shù)來(lái)說(shuō)，早期研發(fā)在5年前就已開(kāi)始嘗試采用多核和硬件協(xié)處理加速技術(shù)朝系統(tǒng)并行化方向發(fā)展。在實(shí)際設(shè)計(jì)中，F(xiàn)PGA已經(jīng)成為CPU的硬件協(xié)加速器，很多芯片廠商采用了硬核或軟核CPU+FPGA的模式，今后這一趨勢(shì)也將繼續(xù)下去。　　CPU+FPGA模式的興起　　賽靈思根據(jù)市場(chǎng)需求，率先于2010年4月28日發(fā)布了集成ARM Cortex-A9CPU和28nmFPGA的可擴(kuò)展式處理平臺(tái)(Extensible Processing Platform)架構(gòu)。　　該公司全球市場(chǎng)營(yíng)銷及業(yè)務(wù)開(kāi)發(fā)高級(jí)副
關(guān)鍵字： FPGA DSP

基于FPGA的結(jié)構(gòu)光圖像中心線提取

在線結(jié)構(gòu)光視覺(jué)三維測(cè)量系統(tǒng)中，為了實(shí)現(xiàn)對(duì)結(jié)構(gòu)光圖像線條紋中心的實(shí)時(shí)高精度提取，本文采用了極值法、閾值法和灰度重心法相結(jié)合的中心線提取方法。利用現(xiàn)場(chǎng)可編程門陣列器件(FPGA)的流水線技術(shù)以及并行技術(shù)的硬件設(shè)計(jì)來(lái)完成運(yùn)算，保證了光條紋中心點(diǎn)的實(shí)時(shí)準(zhǔn)確提取。實(shí)驗(yàn)表明采用FPGA 實(shí)現(xiàn)圖像處理的專用算法能滿足圖像數(shù)據(jù)進(jìn)行實(shí)時(shí)準(zhǔn)確提取的要求。
關(guān)鍵字：結(jié)構(gòu)光圖像中心線提取 FPGA 201506

基于FPGA的PCM-FM遙測(cè)中頻接收機(jī)設(shè)計(jì)與實(shí)現(xiàn)

本文設(shè)計(jì)實(shí)現(xiàn)了一款基于FPGA的PCM-FM遙測(cè)中頻接收機(jī)，在FPGA中實(shí)現(xiàn)遙測(cè)信號(hào)解調(diào)、位同步、幀同步等功能，系統(tǒng)碼速率、幀長(zhǎng)、幀同步碼可靈活設(shè)置。接收機(jī)硬件結(jié)構(gòu)簡(jiǎn)單，主要包括FPGA、ADC、電源轉(zhuǎn)換芯片、USB接口芯片等常用器件，可單板實(shí)現(xiàn)，達(dá)到低成本、小型化設(shè)計(jì)要求。性能測(cè)試表明，中頻接收機(jī)滿足設(shè)計(jì)指標(biāo)要求，目前該接收機(jī)已服務(wù)于多個(gè)項(xiàng)目。
關(guān)鍵字：遙測(cè)系統(tǒng) 中頻接收機(jī) 位同步幀同步 FPGA 201506